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1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター
4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター
4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター
4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター
4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例
5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション
5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション
5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅
7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率
7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー
7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング
7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
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2.3. インテル® Stratix® 10 HBM2の機能
インテル® Stratix® 10 FPGAでは、次のHBM2機能を提供しています。
- Pseudo Channelモードで、HBM2インターフェイスごとにHBM2チャネルを1つから8つサポートします。
- 各HBM2チャネルでは、128ビットDDRデータバスをサポートします。ECCサポートはオプションです。
- Pseudo Channelモードでは、各チャネルを分割して個別の64ビットI/O疑似チャネル2つにします。この2つの擬似チャネルは、半独立的に動作します。つまり、チャネルのロウおよびカラムのコマンドバスのほか、CKおよびCKE入力を共有しますが、コマンドをデコードしたり実行したりするのは別々です。アドレスBA4では、コマンドを疑似チャネル0 (BA4 = 0) または疑似チャネル1 (BA4 = 1) のいずれかに送り、一意のアドレス空間を各疑似チャネルに対して提供します。Pseudo Channelモードでは、DRAMトランザクションのバースト長は4に設定する必要があります。
- ストローブ RDQS_t / RDQS_c および WDQS_t / WDQS_c を参照するデータ。32DQごとにストローブペア1つです。
- 差動クロック入力 (CK_t / CK_c)。未終端データ/アドレス/cmd/clkインターフェイスです。
- CK_t および CK_c の正の各エッジで入力されたDDRコマンド。Row Activateコマンドにはメモリーサイクルが2つ必要です。その他のコマンドはすべてシングルサイクル・コマンドです。
- コマンド、書き込みデータ、読み出しデータパリティーをサポートします。
- バンクのグループ化のサポート。
- データバス反転のサポート。
- 擬似チャネルごとの64ビットデータ。擬似チャネルごとに8つの追加データビットが使用可能です。このデータビットは、次のいずれかに使用できます。
- ECC。実装されるECCスキームは、ダブルビット・エラー検出 (SECDEC) を備えたシングルビット・エラー訂正です。これには、8ビットのECCコード (シンドロームとも呼ばれます) が含まれます。
- データマスク (DM)。バイトごとの書き込みデータをマスクするためのデータマスクです。
- 未使用のままにすることもできます。
- I/O電圧1.2VおよびDRAMコア電圧1.2V。