High Bandwidth Memory (HBM2) Interface Intel® FPGA IPユーザーガイド

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ID 683189
日付 10/05/2020
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ドキュメント目次
ドキュメント目次 x
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて 2. High Bandwidth Memoryの概要 3. インテル® Stratix® 10 HBM2のアーキテクチャー 4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス 7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス 8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ 9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて x
1.1. リリース情報
2. High Bandwidth Memoryの概要 x
2.1. インテル® Stratix® 10デバイスのHBM2 2.2. HBM2 DRAMの構造 2.3. インテル® Stratix® 10 HBM2の機能 2.4. インテル® Stratix® 10 HBM2コントローラーの機能
3. インテル® Stratix® 10 HBM2のアーキテクチャー x
3.1. インテル® Stratix® 10 HBM2の概要 3.2. インテル® Stratix® 10 UIBのアーキテクチャー 3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー
3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー x
3.3.1. インテル® Stratix® 10 HBM2コントローラーの詳細
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 x
4.1. High Bandwidth Memory (HBM2) Interface FPGA IP向け インテル® Quartus® Primeプロ・エディション・プロジェクトの作成 4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 4.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのピン・プランニング
4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 x
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター 4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター 4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター 4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター 4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション x
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例 5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス x
6.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのハイレベルブロック図 6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 6.3. ユーザーAXIインターフェイスのタイミング 6.4. ユーザーAPBインターフェイスのタイミング 6.5. HBM2 Controllerへのユーザー制御アクセス 6.6. ソフトAXIスイッチ
6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 x
6.2.1. クロック信号 6.2.2. リセット信号 6.2.3. キャリブレーション・ステータス信号 6.2.4. メモリー・インターフェイス信号 6.2.5. ユーザー・インターフェイス信号 6.2.6. AXIユーザー・インターフェイス信号 6.2.7. サイドバンドAPBインターフェイス 6.2.8. Avalon® Memory-Mapped (AVMM) インターフェイス信号
6.3. ユーザーAXIインターフェイスのタイミング x
6.3.1. AXI書き込みトランザクション 6.3.2. AXI読み出しトランザクション 6.3.3. ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善 Controller Backpressure Latency AXI Backpressure Latencyの使用 早期READY信号を使用したタイミング・クロージャーの促進 Write応答とReadデータ・インターフェイスのタイミング
6.4. ユーザーAPBインターフェイスのタイミング x
6.4.1. Advanced Peripheral Busプロトコル 6.4.2. APB Interfaceのタイミング
6.5. HBM2 Controllerへのユーザー制御アクセス x
6.5.1. ユーザー制御のRefresh 6.5.2. 温度とキャリブレーション・ステータスの読み取り 6.5.3. Power Downステータス 6.5.4. ECC Errorステータス 6.5.5. ユーザー割り込み 6.5.6. ECCエラー訂正および検出
6.5.5. ユーザー割り込み x
6.5.5.1. 割り込みイネーブルと割り込み生成の条件 6.5.5.2. Interruptステータス 6.5.5.3. Error Validステータス
6.6. ソフトAXIスイッチ x
6.6.1. HBM2 IPカタログGUIでのAXIスイッチの選択
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス x
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅 7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率 7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー 7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング 7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴

6.3.3. ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善

HBM2 IPで提供する非ゼロサイクル・レイテンシー・バックプレッシャー機能では、AXI Write Address、Read Address、およびWrite Data InterfaceからのHBM2 IPのコアタイミングと使い勝手を改善します。この機能のイネーブルは、パラメーター・エディターでできます。

Controller Backpressure Latency

Controller Backpressure Latency機能を使用すると、ユーザー・インターフェイスによるコントローラーのREADY信号 (アドレス書き込み、アドレス読み出しおよび書き込みチャネル) へのインターフェイス接続が柔軟になります。この機能をイネーブルにすると、HBM2コントローラーによって提供されるREADY信号の発行は、指定した値に従って早くなります。

デフォルトでは、この機能はディスエーブルです。バックプレッシャー・レイテンシーは0クロックサイクルです。この機能をイネーブルにした場合、目標バックプレッシャー・レイテンシーは、1または2クロックサイクルに指定します。HBM2コントローラーで提供するREADY信号であるAXI Write Address Ready (AXI_X_Y_AWREADY)、AXI Read Address Ready (AXI_X_Y_ARREADY)、およびAXI Write Data Ready (AXI_X_Y_WREADY) の発行は、指定したサイクル数だけ早くなります。

この機能をイネーブルにした場合、N サイクル (N に対してサポートされているクロックサイクル値は、機能がイネーブルの場合は1、2、ディスエーブルの場合は0) を設定すると、HBM2 Controllerで提供するREADY信号 (つまりAXI Write Address Ready (AXI_X_Y_AWREADY)、AXI Read Address Ready (AXI_X_Y_ARREADY)、およびAXI Write Data Ready (AXI_X_Y_WREADY) の発行は、N クロックサイクルだけ早くなります。Controller Backpressure Latencyのイネーブルの対象は、選択したHBM2インターフェイスに対するすべてのAXIインターフェイスにわたります。

図 24. AXI Backpressure Latencyの選択

ゼロ以外のバックプレッシャー・レジスター値を選択する場合、レジスターステージの追加を選択できます。次のいずれかの方法で行います。

  • HBM2 IPを使用して、AXIインターフェイスのソフト・ロジック・アダプターにレジスターを追加することができます。これはデフォルトの動作です。
  • AXIインターフェイスのタイミング (早期READYデアサート) を手動で処理するには、Automatically instantiate back pressure registers within HBM2 IP オプションをディスエーブルします。

AXI Backpressure Latencyの使用

次のタイミング図で示しているバックプレッシャー・レイテンシーは、2クロックサイクルです。この値によって、READY信号のデアサートの発生は、それ以外の場合よりも2コア・クロックサイクル早くなります。バックプレッシャー・レイテンシーが2クロックサイクルの場合、ユーザー・インターフェイスに2クロックサイクルが追加され、READYデアサートに応答します。そのために、有効なWrite Address/Write DataおよびRead Addressを継続してREADYデアサート後に2クロックサイクルの間提供します。

次の図に示すように、2クロックサイクルのバックプレッシャー・レイテンシーによって、READYがクロックサイクルT4でデアサートされます。ただし、HBM2コントローラーでは、引き続き入力の受け入れをクロックサイクルT4およびT5 (入力DおよびE) で行います。これは、対応するVALID信号がアクティブである場合です。

図 25. バックプレッシャー・レイテンシーを使用したコントローラーのREADY早期デアサート

早期READY信号を使用したタイミング・クロージャーの促進

N の非ゼロAXIバックプレッシャー・レイテンシーを指定した場合、合計 N 個のパイプライン・レジスターを、HBM2コントローラーからのAXIインターフェイス出力およびREADY入力に追加することができます。追加されるパイプライン・レジスターの合計がInputとOutputの両方向で N になるようにすると、タイミング・クロージャーが容易になります。HBM2 IPをイネーブルして、HBM2 IPパラメーター・エディターからこれらのレジスターを生成します。

インテル® Quartus® Prime開発ソフトウェア・バージョン19.4以降では、HBM2 IPにより、次のレジスターがBackpressure latencyの設定に基いて追加されます。レジスターを手動で挿入する必要はなくなりました。

  • Backpressure latencyが1に設定されている場合、コントローラーによるREADY信号のデアサートは、1クロックサイクル早くなります。レジスターステージが1つ、コアからHBM2コントローラーへのAXI Interface Validパス内の信号に追加されます。
  • Backpressure latencyが2に設定されている場合、コントローラーによるREADY信号のデアサートは、2クロックサイクル早くなります。HBM2 IPにより、次のレジスターが追加されます。
    • レジスターステージが1つ、AXI Interface Validおよびユーザーロジックからの関連するAXIインターフェイス信号に追加されます。
    • レジスターステージが1つ、コントローラーからコアへのREADY信号 (AWREADY、WREADY、ARREADY) に追加されます。

次の図で示すバックプレッシャー・レジスターは、ユーザー・コア・ロジックとAXIソフト・ロジック・アダプター間のデータパスに配置されています。これにより、タイミング・クロージャーが容易になります。

図 26. 非ゼロ・レイテンシー・バックプレッシャーの実装

Write応答とReadデータ・インターフェイスのタイミング

読み出しおよび書き込み応答バックプレッシャー機能をイネーブルした場合でも、Write応答およびReadデータ・インターフェイスのタイミングの処理は、ゼロ・サイクル・レイテンシーで行ってください。ユーザー・インターフェイスで発行したBREADYおよびRREADYをHIGHに駆動して、コントローラーによる出力の提供が、該当する場合にできるようにしてください。

読み出しおよび書き込み応答バックプレッシャー機能をディスエーブルすると、パイプライン・レジスターを読み出しおよび書き込み応答出力に追加できます。これは、BREADYおよびRREADYは常にHIGHであり、ユーザー・インターフェイスでは応答の受け入れ準備が常時可能であることを示しているからです。

レベル 2 の表題