High Bandwidth Memory (HBM2) Interface Intel® FPGA IPユーザーガイド

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ID 683189
日付 10/05/2020
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ドキュメント目次
ドキュメント目次 x
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて 2. High Bandwidth Memoryの概要 3. インテル® Stratix® 10 HBM2のアーキテクチャー 4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス 7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス 8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ 9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて x
1.1. リリース情報
2. High Bandwidth Memoryの概要 x
2.1. インテル® Stratix® 10デバイスのHBM2 2.2. HBM2 DRAMの構造 2.3. インテル® Stratix® 10 HBM2の機能 2.4. インテル® Stratix® 10 HBM2コントローラーの機能
3. インテル® Stratix® 10 HBM2のアーキテクチャー x
3.1. インテル® Stratix® 10 HBM2の概要 3.2. インテル® Stratix® 10 UIBのアーキテクチャー 3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー
3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー x
3.3.1. インテル® Stratix® 10 HBM2コントローラーの詳細
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 x
4.1. High Bandwidth Memory (HBM2) Interface FPGA IP向け インテル® Quartus® Primeプロ・エディション・プロジェクトの作成 4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 4.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのピン・プランニング
4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 x
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター 4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター 4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター 4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター 4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション x
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例 5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス x
6.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのハイレベルブロック図 6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 6.3. ユーザーAXIインターフェイスのタイミング 6.4. ユーザーAPBインターフェイスのタイミング 6.5. HBM2 Controllerへのユーザー制御アクセス 6.6. ソフトAXIスイッチ
6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 x
6.2.1. クロック信号 6.2.2. リセット信号 6.2.3. キャリブレーション・ステータス信号 6.2.4. メモリー・インターフェイス信号 6.2.5. ユーザー・インターフェイス信号 6.2.6. AXIユーザー・インターフェイス信号 6.2.7. サイドバンドAPBインターフェイス 6.2.8. Avalon® Memory-Mapped (AVMM) インターフェイス信号
6.3. ユーザーAXIインターフェイスのタイミング x
6.3.1. AXI書き込みトランザクション 6.3.2. AXI読み出しトランザクション 6.3.3. ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善
6.4. ユーザーAPBインターフェイスのタイミング x
6.4.1. Advanced Peripheral Busプロトコル 6.4.2. APB Interfaceのタイミング
6.5. HBM2 Controllerへのユーザー制御アクセス x
6.5.1. ユーザー制御のRefresh 6.5.2. 温度とキャリブレーション・ステータスの読み取り 6.5.3. Power Downステータス 6.5.4. ECC Errorステータス 6.5.5. ユーザー割り込み 6.5.6. ECCエラー訂正および検出
6.5.5. ユーザー割り込み x
6.5.5.1. 割り込みイネーブルと割り込み生成の条件 6.5.5.2. Interruptステータス 6.5.5.3. Error Validステータス
6.6. ソフトAXIスイッチ x
6.6.1. HBM2 IPカタログGUIでのAXIスイッチの選択
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス x
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅 7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率 7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー 7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング 7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴

6.5.5.3. Error Validステータス

個々のステータス信号の読み出しは、Pseudo Channel 0の場合はアドレス16'h0104から、Pseudo Channel 1の場合はアドレス16'h0204からできます。このアドレスに書き込み、ステータス信号をクリアすることもできます。

上記のアドレスで提供する実際のステータス信号は、次のエラー条件に対するものです。

  • HBM2メモリーからのシングルビット/ダブルビット・エラー値
  • HBM2メモリーからのデータのRead/Write Dataパリティーエラー値の読み出し
  • Address/Commandパリティー値
  • CATTRIP信号
  • キャリブレーション・エラー信号
  • 内部RAMからのシングルビット・エラーおよびダブルビット・エラー。WriteおよびReadデータストレージに使用します。

個々のError Valid Signalをクリアするには、1'b1を書き込んで、Valid信号および対応するError Counterをクリアします。

表 40.  Error Validステータスの読み出しデータの定義
読み出しデータビットの定義 定義
[0]

DRAM Single-Bit-Error Validです。アサートされるのは、シングルビット・エラーが発生し、クリアされるまでHighの状態が続く場合です。1’b1を書き込んでクリアします。

シングルビット・エラーの数は、シングルビット・エラー・カウンターから取得できます。カウンターをクリアしても、この有効ビットはクリアされません。逆も同様です。個別の書き込みコマンドの発行を有効なカウンターに対して行って、両方のレジスターをクリアしてください。
[1]

DRAM Double-Bit-Error Validです。アサートされるのは、ダブルビット・エラーが発生し、クリアされるまでHighの状態が続く場合です。1’b1を書き込んでクリアします。

ダブルビット・エラーの数は、ダブルビット・エラー・カウンターから取得できます。カウンターをクリアしても、この有効ビットはクリアされません。逆も同様です。個別の書き込みコマンドの発行を有効なカウンターに対して行って、両方のレジスターをクリアしてください。
[2]

Read Data Parity Error Validです。アサートされるのは、Read Dataパリティーエラーが発生し、クリアされるまでHighの状態が続く場合です。1’b1を書き込んでクリアします。

Read Dataパリティーエラーの数は、Read Dataパリティー・エラー・カウンターから取得できます。カウンターをクリアしても、この有効ビットはクリアされません。逆も同様です。個別の書き込みコマンドの発行を有効なカウンターに対して行って、両方のレジスターをクリアしてください。
[3] Write Data Parity Error Validです。アサートされるのは、Write Dataパリティーエラーが発生し、クリアされるまでHighの状態が続く場合です。1’b1を書き込んでクリアします。
[4] Address Command Parity Error Validです。アサートされるのは、Address Commandパリティーエラーが発生し、クリアされるまでHighの状態が続く場合です。1’b1を書き込んでクリアします。
[5] Cat Trip Error Validです。アサートされるのは、Cat Tripエラーが発生し、クリアされるまでHighの状態が続く場合です。1’b1を書き込んでクリアします。
[6] Calibration Error Validです。アサートされるのは、キャリブレーション・エラーが発生し、クリアされるまでHighの状態が続く場合です。1’b1を書き込んでクリアします。
[7] Write SRAM Single-Bit Error Validです。アサートされるのは、Write SRAM Single-Bitエラーが発生し、クリアされるまでHighの状態が続く場合です。1’b1を書き込んでクリアします。
[8]

Write SRAM Double-Bit Error Validです。アサートされるのは、Write SRAM Double-Bitエラーが発生し、クリアされるまでHighの状態が続く場合です。1’b1を書き込んでクリアします。
[9] Read SRAM Single-Bit Error Validです。アサートされるのは、Read SRAM Single-Bitエラーが発生し、クリアされるまでHighの状態が続く場合です。1’b1を書き込んでクリアします。
[10]

Read SRAM Double-Bit Error Validです。アサートされるのは、Read SRAM Double-Bitエラーが発生し、クリアされるまでHighの状態が続く場合です。1’b1を書き込んでクリアします。
[15:11] 予約済み。
レベル 2 の表題