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1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター
4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター
4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター
4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター
4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例
5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション
5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション
5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅
7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率
7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー
7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング
7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
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6.5. HBM2 Controllerへのユーザー制御アクセス
APBインターフェイスをアプリケーションで使用するのは、HBM2 Refreshコマンドを直接制御し、HBM2 Controller Statusレジスターにアクセスする必要がある場合です。
APBインターフェイス信号の使用については、ユーザーAPBインターフェイスのタイミングを参照してください。
各物理HBM2チャネルは、独自のサイドバンド・レジスター・スペースにマッピングされます。APBアドレスアクセスはバイトアドレス・ベースです。整列していないアドレスに書き込みが発行された場合、それは無視されます (つまり、読み出しは0を返し、書き込みは効果がありません)。サイドバンド・レジスター・マップは、2つのPseudo Channel間で共有され、アドレスの割り当ては次のように構成されます。
- 両方のPseudo-Channelに共通のレジスター:
- アドレスマップは、16’h0000-16’h00FF
- Refresh (バンクごと、すべてのバンク)、Self-Refresh、Temperature Readout、Power downステータスが含まれます。
- Pseudo ChannelごとのRegister Map:
- アドレスマップは、Pseudo Channel 0 (16’h0100- 16’h01FF) およびPseudo Channel 1 (0x200-0x2FF)
- このマップを使用して、各Pseudo ChannelのECCおよび割り込みステータスレジスターにアクセスします。