High Bandwidth Memory (HBM2) Interface Intel® FPGA IPユーザーガイド

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ID 683189
日付 10/05/2020
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ドキュメント目次
ドキュメント目次 x
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて 2. High Bandwidth Memoryの概要 3. インテル® Stratix® 10 HBM2のアーキテクチャー 4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス 7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス 8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ 9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて x
1.1. リリース情報
2. High Bandwidth Memoryの概要 x
2.1. インテル® Stratix® 10デバイスのHBM2 2.2. HBM2 DRAMの構造 2.3. インテル® Stratix® 10 HBM2の機能 2.4. インテル® Stratix® 10 HBM2コントローラーの機能
3. インテル® Stratix® 10 HBM2のアーキテクチャー x
3.1. インテル® Stratix® 10 HBM2の概要 3.2. インテル® Stratix® 10 UIBのアーキテクチャー 3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー
3.3. インテル® Stratix® 10 HBM2コントローラーのアーキテクチャー x
3.3.1. インテル® Stratix® 10 HBM2コントローラーの詳細
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化 x
4.1. High Bandwidth Memory (HBM2) Interface FPGA IP向け インテル® Quartus® Primeプロ・エディション・プロジェクトの作成 4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 4.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのピン・プランニング
4.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのパラメーター化 x
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター 4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター 4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター 4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター 4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション x
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例 5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション 5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション 5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス x
6.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのハイレベルブロック図 6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 6.3. ユーザーAXIインターフェイスのタイミング 6.4. ユーザーAPBインターフェイスのタイミング 6.5. HBM2 Controllerへのユーザー制御アクセス 6.6. ソフトAXIスイッチ
6.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerインターフェイス信号 x
6.2.1. クロック信号 6.2.2. リセット信号 6.2.3. キャリブレーション・ステータス信号 6.2.4. メモリー・インターフェイス信号 6.2.5. ユーザー・インターフェイス信号 6.2.6. AXIユーザー・インターフェイス信号 6.2.7. サイドバンドAPBインターフェイス 6.2.8. Avalon® Memory-Mapped (AVMM) インターフェイス信号
6.3. ユーザーAXIインターフェイスのタイミング x
ハンドシェイク・プロトコル AXI ID AXIの順序付け 6.3.1. AXI書き込みトランザクション 6.3.2. AXI読み出しトランザクション 6.3.3. ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善
6.4. ユーザーAPBインターフェイスのタイミング x
6.4.1. Advanced Peripheral Busプロトコル 6.4.2. APB Interfaceのタイミング
6.5. HBM2 Controllerへのユーザー制御アクセス x
6.5.1. ユーザー制御のRefresh 6.5.2. 温度とキャリブレーション・ステータスの読み取り 6.5.3. Power Downステータス 6.5.4. ECC Errorステータス 6.5.5. ユーザー割り込み 6.5.6. ECCエラー訂正および検出
6.5.5. ユーザー割り込み x
6.5.5.1. 割り込みイネーブルと割り込み生成の条件 6.5.5.2. Interruptステータス 6.5.5.3. Error Validステータス
6.6. ソフトAXIスイッチ x
6.6.1. HBM2 IPカタログGUIでのAXIスイッチの選択
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス x
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅 7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率 7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー 7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング 7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴

6.3. ユーザーAXIインターフェイスのタイミング

このセクションでは、ユーザーロジックとHBM2コントローラーとの間のインターフェイスのタイミングについて詳しく説明します。 ユーザー・インターフェイス信号は、AXI4プロトコル仕様に従い、HBM2コントローラーとの間でデータをやり取りします。

AXIインターフェイスを構成するのは、次のチャネルです。

  • Write Addressチャネル: マスター (ユーザーロジック) では、関連信号を提供して、書き込みコマンドをスレーブ (HBM2コントローラー) に対して発行します。
  • Write Dataチャネル: マスターでは、書き込みアドレスに対応する書き込みデータ信号を提供します。
  • Write Responseチャネル: スレーブでは、発行された書き込みコマンドのステータスに関する応答をマスターに対して提供します。
  • Read Addressチャネル: マスターでは、関連信号を提供して、読み出しコマンドをスレーブに対して発行します。
  • Read Dataチャネル: スレーブでは、読み出しコマンドに対応する読み出しデータおよび読み出しデータ有効信号をマスターに対して提供します。

この5つのチャネルのすべてのトランザクションでは、ハンドシェイク・メカニズムをマスターとスレーブに対して使用して、情報を通信およびと転送します。

ハンドシェイク・プロトコル

5つのトランザクション・チャネルのすべてで、同じVALID/READYハンドシェイク・プロセスを使用して、アドレス、データ、および制御情報を転送します。マスターとスレーブの両方で、マスターとスレーブ間の情報移動速度を制御できます。ソースでは、VALID信号を生成して、アドレス、データ、または制御情報の可用性を示します。デスティネーションでは、READYシグナルを生成して、情報受け入れが可能であることを示します。転送が発生するのは、VALID信号とREADY信号の両方がHIGHの場合のみです。

図 21. AXIプロトコル・ハンドシェイク・プロセス

上の図において、ソースでは、アドレス、データ、または制御情報をT1の後に提示して、VALID信号をアサートします。デスティネーションでは、READY信号をT2の後にアサートします。ソースでは、このアサートが発生した場合は、転送がT3で発生するまで、情報を安定させる必要があります。この例では、ソースによってVALID信号をアサートするのは、デスティネーションによるREADY信号のアサートより前です。ソースでVALID信号をアサートしたら、アサート状態のまま、ハンドシェイクがクロックの立ち上がりエッジで発生するまで保ってください。立ち上がりエッジでは、VALIDとREADYの両方がHighです。デスティネーションでREADYをアサートしたら、READYをデアサートできるのは、ソースによるVALIDのアサート前です。デスティネーションによってREADYをアサートできるのは、データの受け入れ準備ができているときか、またはソースからのVALIDアサートに応答する場合です。

AXI ID

AXIシステムに複数のマスターがある場合、順序付けモデルに使用するAXI IDには、インフラストラクチャーIDが含まれていて、それによって各マスターを一意に識別します。順序付けモデルは、システム内の各マスターに個別に適用されます。

AXI順序付けモデルではまた、トランザクションが同じIDで同じ方向の場合は、応答の提供は、発行された順序で行う必要があります。読み出しアドレスチャネルと書き込みアドレスチャネルは独立しているため、IDが同じで方向が異なる2つのトランザクションの間に順序関係が必要な場合、マスターでは、最初のトランザクションに対する応答を受け取るのを待ってから、2番目のトランザクションを発行しなくてはいけません。マスターによって一方向のトランザクションが発行されるのが、以前に発行された反対方向のトランザクションに対する応答を受け取る前だった場合は、2つのトランザクション間には順序付けの保証はありません。

AXIの順序付け

AXIシステムでは、読み出しトランザクションと書き込みトランザクションとの間の順序付け制限はありません。読み出しと書き込みの完了は、任意の順序でできます。これは、読み出しトランザクションの読み出しアドレスAXI ID (ARID) が、書き込みトランザクションの書き込みアドレスAXI ID (AWID) と同じ場合でも適用します。マスターで、読み出しトランザクションと書き込みトランザクションの間に特定の関係が必要な場合は、以前のトランザクションの完了が、後続のトランザクションの発行前であることを確認してください。マスターによって、以前のトランザクションが完了したと見なすことができるのは、次のいずれかが当てはまる場合のみです。

  • 読み出しトランザクションでは、最後の読み出しデータを受け取った場合。
  • 書き込みトランザクションでは、書き込み応答を受け取った場合。

セクションの内容
AXI書き込みトランザクション
AXI読み出しトランザクション
ユーザーロジックからHBM2 Controller AXI Interfaceへのタイミングの改善

レベル 2 の表題