High Bandwidth Memory (HBM2) Interface Intel® FPGA IPユーザーガイド

ID 683189
日付 10/05/2020
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ドキュメント目次

4.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのピン・プランニング

High Bandwidth Memory (HBM2) Interface Intel FPGA IPには次のクロック入力が必要です。
  • UIB PLLリファレンス・クロック: UIB PLLのリファレンス・クロック入力。HBM2インターフェイスごとにUIB PLLリファレンス・クロックが1つあります。
  • コアクロック入力: ファブリック・コア・クロック。I/O PLLを介して生成されます。

コアクロック周波数がHBM2クロック周波数の半分である場合、コアI/O PLLを駆動するリファレンス・クロックの供給元のオシレーターは、特定のHBM2インターフェイスのボード上のUIB PLLリファレンス・クロックを供給するのと同じオシレーターである必要があります。

表 16.  PLLリファレンス入力クロックの配置要件
信号 概要 ピン配置ガイドライン
pll_ref_clk

HBM2 IPパラメーター・エディターでは、次のI/O規格を選択できます。

  • オンチップ終端を備えたLVDS
  • オンチップ終端のないLVDS
  • オンチップ終端のないLVECL

UIB PLLリファレンス・クロック用に選択されたI/O規格に基づく終端の推奨事項については、 インテル® Stratix® 10汎用I/Oユーザーガイド および インテル® Stratix® 10ピン接続ガイドライン を参照してください。

このリファレンス・クロック入力の配置は、HBM2デバイスをFPGAの下部で使用する場合は、UIB_PLL_REF_CLK_00ピンに、HBM2をFPGAの上部で使用する場合は、UIB_PLL_REF_CLK_01ピンにします。
ext_core_clk LVDS差動入力クロックです。ファブリック・コア・クロックの生成に使用します。HBM2 IPのコアクロックを生成するI/O PLLをインスタンス化します。 CLK_ ピンにリファレンス・クロック入力を配置して、I/O PLLにアクセスします。選択するピンは、UIB_PLL_REF_CLK入力に近いものにしてください。I/O PLLのインスタンス化はデザインフローで行ってください。I/O PLLの出力はEXT_CORE_CLKとして機能します。

入力リファレンス・クロックのジッター仕様

リファレンス・クロック入力は、両方とも、次の時間間隔エラー (TIE) ジッター要件を満たす必要があります。

  • 20psピークツーピーク
  • 1e-12 BERで1.42ps RMS
  • 1e-16 BERで1.22ps RMS