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1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPについて
2. High Bandwidth Memoryの概要
3. インテル® Stratix® 10 HBM2のアーキテクチャー
4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPの作成とパラメーター化
5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
6. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのインターフェイス
7. High Bandwidth Memory (HBM2) Interface Intel FPGA IP Controllerのパフォーマンス
8. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドのアーカイブ
9. High Bandwidth Memory (HBM2) Interface Intel FPGA IPユーザーガイドの改訂履歴
4.2.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのGeneralパラメーター
4.2.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのFPGA I/Oパラメーター
4.2.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのControllerパラメーター
4.2.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのDiagnosticパラメーター
4.2.5. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのExample Designsパラメーター
5.1. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのデザイン例
5.2. ModelSim* およびQuesta* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.3. Synopsys VCS* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.4. Riviera-PRO* によるHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.5. Cadence NCSim*によるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション
5.6. Cadence Xcelium* Parallel SimulatorによるHigh Bandwidth Memory (HBM2) Interface FPGA IPのシミュレーション
5.7. 高効率のためのHigh Bandwidth Memory (HBM2) Interface Intel FPGA IPのシミュレーション
5.8. ユーザー・プロジェクトでインスタンス化されたHigh Bandwidth Memory (HBM2) Interface IPのシミュレーション
7.1. High Bandwidth Memory (HBM2) DRAMの帯域幅
7.2. High Bandwidth Memory (HBM2) Interface Intel FPGA IP HBM2 IPの効率
7.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのレイテンシー
7.4. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのタイミング
7.5. High Bandwidth Memory (HBM2) Interface Inte FPGA IP DRAM温度の読み取り
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4.3. High Bandwidth Memory (HBM2) Interface Intel FPGA IPのピン・プランニング
High Bandwidth Memory (HBM2) Interface Intel FPGA IPには次のクロック入力が必要です。
- UIB PLLリファレンス・クロック: UIB PLLのリファレンス・クロック入力。HBM2インターフェイスごとにUIB PLLリファレンス・クロックが1つあります。
- コアクロック入力: ファブリック・コア・クロック。I/O PLLを介して生成されます。
コアクロック周波数がHBM2クロック周波数の半分である場合、コアI/O PLLを駆動するリファレンス・クロックの供給元のオシレーターは、特定のHBM2インターフェイスのボード上のUIB PLLリファレンス・クロックを供給するのと同じオシレーターである必要があります。
信号 | 概要 | ピン配置ガイドライン |
---|---|---|
pll_ref_clk | HBM2 IPパラメーター・エディターでは、次のI/O規格を選択できます。
UIB PLLリファレンス・クロック用に選択されたI/O規格に基づく終端の推奨事項については、 インテル® Stratix® 10汎用I/Oユーザーガイド および インテル® Stratix® 10ピン接続ガイドライン を参照してください。 |
このリファレンス・クロック入力の配置は、HBM2デバイスをFPGAの下部で使用する場合は、UIB_PLL_REF_CLK_00ピンに、HBM2をFPGAの上部で使用する場合は、UIB_PLL_REF_CLK_01ピンにします。 |
ext_core_clk | LVDS差動入力クロックです。ファブリック・コア・クロックの生成に使用します。HBM2 IPのコアクロックを生成するI/O PLLをインスタンス化します。 | CLK_ ピンにリファレンス・クロック入力を配置して、I/O PLLにアクセスします。選択するピンは、UIB_PLL_REF_CLK入力に近いものにしてください。I/O PLLのインスタンス化はデザインフローで行ってください。I/O PLLの出力はEXT_CORE_CLKとして機能します。 |
入力リファレンス・クロックのジッター仕様
リファレンス・クロック入力は、両方とも、次の時間間隔エラー (TIE) ジッター要件を満たす必要があります。
- 20psピークツーピーク
- 1e-12 BERで1.42ps RMS
- 1e-16 BERで1.22ps RMS