Low Latency 100G Ethernet Intel® IPコア・ユーザーガイド: インテル® Stratix® 10デバイス用

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ID 683100
日付 5/21/2021
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ドキュメント目次
ドキュメント目次 x
1. Low Latency 100G Ethernet Intel FPGA IPの概要 2. はじめに 3. IPコアのパラメーター 4. 機能の説明 5. リセット 6. インターフェイスおよび信号の説明 7. レジスター 8. リンクのデバッグ 9. Ethernet Toolkitの概要 10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ 11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴
1. Low Latency 100G Ethernet Intel FPGA IPの概要 x
1.1. Low Latency 100G Ethernet Intel FPGA IPコアでサポートされている機能 1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート 1.3. IPコアの検証 1.4. パフォーマンスおよびリソース使用率 1.5. リリース情報
1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート x
1.2.1. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスファミリーのサポート 1.2.2. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスのスピードグレードのサポート
1.3. IPコアの検証 x
1.3.1. シミュレーション環境 1.3.2. コンパイルのチェック 1.3.3. ハードウェアのテスト
2. はじめに x
2.1. Intel® FPGA IPコアのインストールとライセンス取得 2.2. IPコアのパラメーターとオプションの指定 2.3. IPコアのシミュレーション 2.4. 生成ファイルの構造 2.5. IPコアのデザインへの統合 2.6. IPコアのテストベンチ 2.7. フルデザインのコンパイルおよびFPGAのプログラミング
2.5. IPコアのデザインへの統合 x
2.5.1. ピン･アサインメント 2.5.2. トランシーバーPLLの追加 2.5.3. Low Latency 100G Ethernet Intel FPGA IPコアの配置設定
4. 機能の説明 x
4.1. システムの概要 4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス 4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス 4.4. フロー制御 4.5. イーサネット送信に対するユーザー・インターフェイス 4.6. オート・ネゴシエーションおよびリンク・トレーニング 4.7. 自動適応
4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス x
4.2.1. プリアンブル、スタート、およびSFD挿入 4.2.2. Length/Typeフィールドの処理 4.2.3. フレームパディング 4.2.4. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.5. パケット間ギャップの調整 4.2.6. エラー挿入テストおよびデバッグ機能 4.2.7. TX PCS 4.2.8. TX RSFEC
4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス x
4.3.1. Low Latency 100G Ethernet Intel FPGA IPコアのプリアンブル処理 4.3.2. IPコアによる厳密SFDチェック 4.3.3. Low Latency 100G Ethernet Intel FPGA IPコアのFCS (CRC-32) の除去 4.3.4. Low Latency 100G Ethernet Intel FPGA IPコアのCRCチェック 4.3.5. Low Latency 100G Ethernet Intel FPGA IPコアの不正形式パケット処理 4.3.6. RXのCRC転送 4.3.7. パケット間ギャップ 4.3.8. RX PCS 4.3.9. RX RSFEC
4.4. フロー制御 x
4.4.1. TXのPause/PFCフロー制御送信 4.4.2. XON/XOFF一時停止フレーム
4.5. イーサネット送信に対するユーザー・インターフェイス x
4.5.1. 送信の順序 4.5.2. TXおよびRXデータパスのビット順序
6. インターフェイスおよび信号の説明 x
6.1. ユーザーロジックに対するTX MACインターフェイス 6.2. ユーザーロジックに対するRX MACインターフェイス 6.3. トランシーバー 6.4. トランシーバー・リコンフィグレーション信号 6.5. Avalon-MM管理インターフェイス 6.6. その他のステータス信号およびデバッグ信号 6.7. リセット信号 6.8. クロック 6.9. Flow Control Interface
6.4. トランシーバー・リコンフィグレーション信号 x
6.4.1. バックグラウンド・キャリブレーションのディスエーブル
7. レジスター x
7.1. PHYレジスター 7.2. TX MACレジスター 7.3. RX MACレジスター 7.4. Pause/PFC Flow Controlレジスター 7.5. 統計情報レジスター 7.6. TX Reed-Solomon FECレジスター 7.7. RX Reed-Solomon FECレジスター 7.8. Auto NegotiationおよびLink Trainingレジスター
7.5. 統計情報レジスター x
7.5.1. TX統計情報レジスター 7.5.2. RX統計情報レジスター
7.8. Auto NegotiationおよびLink Trainingレジスター x
7.8.1. AN/LT Sequencer Config 7.8.2. AN/LT Sequencer Status 7.8.3. Auto Negotiation Configレジスター1 7.8.4. Auto Negotiation Configレジスター2 7.8.5. Auto Negotiation Statusレジスター 7.8.6. Auto Negotiation Configレジスター3 7.8.7. Auto Negotiation Configレジスター4 7.8.8. Auto Negotiation Configレジスター5 7.8.9. Auto Negotiation Configレジスター6 7.8.10. Auto Negotiation Statusレジスター1 7.8.11. Auto Negotiation Statusレジスター2 7.8.12. Auto Negotiation Statusレジスター3 7.8.13. Auto Negotiation Statusレジスター4 7.8.14. Auto Negotiation Statusレジスター5 7.8.15. Link Training Configレジスター1 7.8.16. Link Training Configレジスター2 7.8.17. Link Training Statusレジスター1 7.8.18. レーン0のLink Training Configレジスター 7.8.19. レーン0のLink Training Frame Contents 7.8.20. レーン0のLocal Transceiver TX EQ 1 Settings 7.8.21. レーン0のLocal Transceiver TX EQ 2 Settings 7.8.22. ローカル・リンク・トレーニングのパラメーター 7.8.23. レーン1のLink Training Configレジスター 7.8.24. レーン1のLink Training Frame Contents 7.8.25. レーン1のLocal Transceiver TX EQ 1 Settings 7.8.26. レーン1のLocal Transceiver TX EQ 2 Settings 7.8.27. レーン2のLink Training Configレジスター 7.8.28. レーン2のLink Training Frame Contents 7.8.29. レーン2のLocal Transceiver TX EQ 1 Settings 7.8.30. レーン2のLocal Transceiver TX EQ 2 Settings 7.8.31. レーン3のLink Training Configレジスター 7.8.32. レーン3のLink Training Frame Contents 7.8.33. レーン3のLocal Transceiver TX EQ 1 Settings 7.8.34. レーン3のLocal Transceiver TX EQ 2 Settings
9. Ethernet Toolkitの概要 x
9.1. 機能
1. Low Latency 100G Ethernet Intel FPGA IPの概要
2. はじめに
3. IPコアのパラメーター
4. 機能の説明
5. リセット
6. インターフェイスおよび信号の説明
7. レジスター
8. リンクのデバッグ
9. Ethernet Toolkitの概要
10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ
11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴

7.5.2. RX統計情報レジスター

表 29.  Receive Side Statisticsレジスター

アドレス

名前

説明

アクセス

0x900

CNTR_RX_FRAGMENTS_LO

64バイト未満であり、かつCRCエラーを報告する受信フレーム数 (下位32ビット)。

RO

0x901

CNTR_RX_FRAGMENTS_HI

64バイト未満であり、かつCRCエラーを報告する受信フレーム数 (上位32ビット)。

RO

0x902

CNTR_RX_JABBERS_LO

CRCエラーを報告する受信オーバーサイズ・フレーム数 (下位32ビット)。

RO

0x903

CNTR_RX_JABBERS_HI

CRCエラーを報告する受信オーバーサイズ・フレーム数 (上位32ビット)。

RO

0x904

CNTR_RX_FCS_LO

FCSエラーのある受信パケット数。このレジスターによって、l<n>_rx_fcs_error または rx_fcs_error 出力信号上のパルス数のカウントが維持されます (下位32ビット)。

RO

0x905

CNTR_RX_FCS_HI

FCSエラーのある受信パケット数。このレジスターによって、l<n>_rx_fcs_error 出力信号上のパルス数のカウントが維持されます (上位32ビット)。

RO

0x906

CNTR_RX_CRCERR_LO

長さが64以上のフレームでCRCエラーを報告する受信フレーム数 (下位32ビット)。

RO

0x907

CNTR_RX_CRCERR_HI

長さが64以上のフレームでCRCエラーを報告する受信フレーム数 (上位32ビット)。

RO

0x908

CNTR_RX_MCAST_DATA_ERR_LO

エラーが発生した受信マルチキャスト・フレーム数。制御フレーム (下位32ビット) を除く。

RO

0x909

CNTR_RX_MCAST_DATA_ERR_HI

エラーが発生した受信マルチキャスト・フレーム数。制御フレーム (上位32ビット) を除く。

RO

0x90A

CNTR_RX_BCAST_DATA_ERR_LO

エラーが発生した受信ブロードキャスト・フレーム数。制御フレーム (下位32ビット) を除く。

RO

0x90B

CNTR_RX_BCAST_DATA_ERR_HI

エラーが発生した受信ブロードキャスト・フレーム数。制御フレーム (上位32ビット) を除く。

RO

0x90C

CNTR_RX_UCAST_DATA_ERR_LO

エラーが発生した受信ユニキャスト・フレーム数。制御フレーム (下位32ビット) を除く。

RO

0x90D

CNTR_RX_UCAST_DATA_ERR_HI

エラーが発生した受信ユニキャスト・フレーム数。制御フレーム (上位32ビット) を除く。

RO

0x90E

CNTR_RX_MCAST_CTRL_ERR_LO

エラーが発生した受信マルチキャスト制御フレーム数 (下位32ビット)。

RO

0x90F

CNTR_RX_MCAST_CTRL_ERR_HI

エラーが発生した受信マルチキャスト制御フレーム数 (上位32ビット)。

RO

0x910

CNTR_RX_BCAST_CTRL_ERR_LO

エラーが発生した受信ブロードキャスト制御フレーム数 (下位32ビット)。

RO

0x911

CNTR_RX_BCAST_CTRL_ERR_HI

エラーが発生した受信ブロードキャスト制御フレーム数 (上位32ビット)。

RO

0x912

CNTR_RX_UCAST_CTRL_ERR_LO

エラーが発生した受信ユニキャスト制御フレーム数 (下位32ビット)。

RO

0x913

CNTR_RX_UCAST_CTRL_ERR_HI

エラーが発生した受信ユニキャスト制御フレーム数 (上位32ビット)。

RO

0x914

CNTR_RX_PAUSE_ERR_LO

エラーが発生した受信ポーズフレーム数 (下位32ビット)。

RO

0x915

CNTR_RX_PAUSE_ERR_HI

エラーが発生した受信ポーズフレーム数 (上位32ビット)。

RO

0x916

CNTR_RX_64B_LO

64バイト受信フレーム数 (下位32ビット)。CRCフィールドを含むが、プリアンブルおよびSFDバイトは除く。

RO

0x917

CNTR_RX_64B_HI

64バイト受信フレーム数 (上位32ビット)。CRCフィールドを含むが、プリアンブルおよびSFDバイトは除く。

RO

0x918

CNTR_RX_65to127B_LO

65から127バイトまでの受信フレーム数 (下位32ビット)。

RO

0x919

CNTR_RX_65to127B_HI

65から127バイトまでの受信フレーム数 (上位32ビット)。

RO

0x91A

CNTR_RX_128to255B_LO

128から255バイトまでの受信フレーム数 (下位32ビット)。

RO

0x91B

CNTR_RX_128to255B_HI

128から255バイトまでの受信フレーム数 (上位32ビット)。

RO

0x91C

CNTR_RX_256to511B_LO

256から511バイトまでの受信フレーム数 (下位32ビット)。

RO

0x91D

CNTR_RX_256to511B_HI

256から511バイトまでの受信フレーム数 (上位32ビット)。

RO

0x91E

CNTR_RX_512to1023B_LO

512から1023バイトまでの受信フレーム数 (下位32ビット)。

RO

0x91F

CNTR_RX_512to1023B_HI

512から1023バイトまでの受信フレーム数 (上位32ビット)。

RO

0x920

CNTR_RX_1024to1518B_LO

1024から1518バイトまでの受信フレーム数 (下位32ビット)。

RO

0x921

CNTR_RX_1024to1518B_HI

1024から1518バイトまでの受信フレーム数 (上位32ビット)。

RO

0x922

CNTR_RX_1519toMAXB_LO

サイズが1519バイトから RXMAC_SIZE_CONFIG レジスターで指定したバイト数の間の受信フレーム数 (下位32ビット)。

RO

0x923

CNTR_RX_1519toMAXB_HI

サイズが1519バイトから RXMAC_SIZE_CONFIG レジスターで指定したバイト数の間の受信フレーム数 (上位32ビット)。

RO

0x924

CNTR_RX_OVERSIZE_LO

受信したオーバーサイズ・フレーム (RXMAC_SIZE_CONFIG レジスターで指定したバイト数より多くのバイト数を持つフレーム) 数 (下位32ビット)。

RO

0x925

CNTR_RX_OVERSIZE_HI

受信したオーバーサイズ・フレーム (RXMAC_SIZE_CONFIG レジスターで指定したバイト数より多くのバイト数を持つフレーム) 数 (上位32ビット)。

RO

0x926

CNTR_RX_MCAST_DATA_OK_LO

受信有効マルチキャスト・フレーム数。制御フレームを除く (下位32ビット)。

RO

0x927

CNTR_RX_MCAST_DATA_OK_HI

受信有効マルチキャスト・フレーム数。制御フレームを除く (上位32ビット)。

RO

0x928

CNTR_RX_BCAST_DATA_OK_LO

受信有効ブロードキャスト・フレーム数。制御フレームを除く (下位32ビット)。

RO

0x929

CNTR_RX_BCAST_DATA_OK_HI

受信有効ブロードキャスト・フレーム数。制御フレームを除く (上位32ビット)。

RO

0x92A

CNTR_RX_UCAST_DATA_OK_LO

受信有効ユニキャスト・フレーム数。制御フレームを除く (下位32ビット)。

RO

0x92B

CNTR_RX_UCAST_DATA_OK_HI

受信有効ユニキャスト・フレーム数。制御フレームを除く (上位32ビット)。

RO

0x92C

CNTR_RX_MCAST_CTRL_LO

受信有効マルチキャスト・フレーム数。データフレームを除く (下位32ビット)。

RO

0x92D

CNTR_RX_MCAST_CTRL_HI

受信有効マルチキャスト・フレーム数。データフレームを除く (上位32ビット)。

RO

0x92E

CNTR_RX_BCAST_CTRL_LO

受信有効ブロードキャスト・フレーム数。データフレームを除く (下位32ビット)。

RO

0x92F

CNTR_RX_BCAST_CTRL_HI

受信有効ブロードキャスト・フレーム数。データフレームを除く (上位32ビット)。

RO

0x930

CNTR_RX_UCAST_CTRL_LO

受信有効ユニキャスト・フレーム数。制御フレームを除く (下位32ビット)。

RO

0x931

CNTR_RX_UCAST_CTRL_HI

受信有効ユニキャスト・フレーム数。制御フレームを除く (上位32ビット)。

RO

0x932

CNTR_RX_PAUSE_LO

受信ポーズフレーム数。エラーの有無は関係なし (下位32ビット)。

RO

0x933

CNTR_RX_PAUSE_HI

受信ポーズフレーム数。エラーの有無は関係なし (上位32ビット)。

RO

0x934

CNTR_RX_RUNT_LO

受信ラントパケット数 (下位32ビット)。

ランは、サイズが64バイト未満8バイト以上のパケットです。パケットが8バイト以下の場合、ラントフレームではなくデコードエラーと見なされ、IPコアではフラグを立てず、またラントとしてカウントもしません。

RO

0x935

CNTR_RX_RUNT_HI

受信したラントパケット数 (上位32ビット)。

ランは、サイズが64バイト未満8バイト以上のパケットです。パケットが8バイト以下の場合、ラントフレームではなくデコードエラーと見なされ、IPコアではフラグを立てず、またラントとしてカウントもしません。

RO
0x936–0x944

Reserved
0x945

CNTR_RX_CONFIG

ビット[2:0]: RX統計値カウンターのコンフィグレーション
  • ビット[2]: シャドウ要求 (アクティブHigh)。値1に設定すると、RX統計値収集が一時停止します。基になるカウンターは引き続き動作しますが、読み出し可能な値は、一時停止フラグがアクティブ化されたときのスナップショットを反映しています。0を書き込んでリリースします。
  • ビット[1]: パリティーエラー・クリア。ソフトウェアがこのビットを設定すると、IPコアによりパリティービット CNTR_RX_STATUS[0] がクリアされます。このビット (CNTR_RX_CONFIG[1]) はセルフクリアです。
  • ビット[0]: ソフトウェアはこのビットを1の値に設定して、すべてのRX統計情報レジスターを同時にリセットできます。このビットはセルフクリアです。
ビット[31:3] はReservedです。 		RW
0x946 CNTR_RX_STATUS
  • ビット[1]: RX統計情報レジスターが一時停止していることを示します (CNTR_RX_CONFIG[2] がアサートされている間)。
  • ビット[0]: RX統計値カウンターに少なくとも1つのパリティーエラーが存在することを示します。
ビット[31:2] はReservedです。 		RO
0x947–0x95F

Reserved
0x960 RxPayloadOctetsOK_LO FCS、アンダーサイズ、オーバーサイズ、またはペイロード長エラーのないフレームの受信ペイロードバイト数です。RX MAC (オフセット0x50Aの RXMAC_CONTROL レジスターのビット[1] の値が1) のVLAN検出がオフになっている場合、IPコアではVLANヘッダーバイト (VLANの場合は4バイト、スタックVLANの場合は8バイト) をペイロードバイトとしてカウントします。このレジスターは、IEEE Standard 802.3-2008内の項5.2.2.1.14におけるOctetsReceivedOKの要件に準拠しています。 RO
0x961 RxPayloadOctetsOK_HI RO
0x962 RxFrameOctetsOK_LO FCS、アンダーサイズ、オーバーサイズ、またはペイロード長のエラーのないフレームの受信バイト数です。このレジスターは、RFC3635 (Managed Objects for Ethernet-like Interface Types) のifInOctetsおよびRFC2819 (Remote Network Monitoring Management Information Base (RMON)) のRX etherStatsOctetsの要件に準拠しています。 RO
0x963 RxFrameOctetsOK_HI RO
レベル 2 の表題