Low Latency 100G Ethernet Intel® IPコア・ユーザーガイド: インテル® Stratix® 10デバイス用

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ID 683100
日付 5/21/2021
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ドキュメント目次
ドキュメント目次 x
1. Low Latency 100G Ethernet Intel FPGA IPの概要 2. はじめに 3. IPコアのパラメーター 4. 機能の説明 5. リセット 6. インターフェイスおよび信号の説明 7. レジスター 8. リンクのデバッグ 9. Ethernet Toolkitの概要 10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ 11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴
1. Low Latency 100G Ethernet Intel FPGA IPの概要 x
1.1. Low Latency 100G Ethernet Intel FPGA IPコアでサポートされている機能 1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート 1.3. IPコアの検証 1.4. パフォーマンスおよびリソース使用率 1.5. リリース情報
1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート x
1.2.1. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスファミリーのサポート 1.2.2. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスのスピードグレードのサポート
1.3. IPコアの検証 x
1.3.1. シミュレーション環境 1.3.2. コンパイルのチェック 1.3.3. ハードウェアのテスト
2. はじめに x
2.1. Intel® FPGA IPコアのインストールとライセンス取得 2.2. IPコアのパラメーターとオプションの指定 2.3. IPコアのシミュレーション 2.4. 生成ファイルの構造 2.5. IPコアのデザインへの統合 2.6. IPコアのテストベンチ 2.7. フルデザインのコンパイルおよびFPGAのプログラミング
2.5. IPコアのデザインへの統合 x
2.5.1. ピン･アサインメント 2.5.2. トランシーバーPLLの追加 2.5.3. Low Latency 100G Ethernet Intel FPGA IPコアの配置設定
4. 機能の説明 x
4.1. システムの概要 4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス 4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス 4.4. フロー制御 4.5. イーサネット送信に対するユーザー・インターフェイス 4.6. オート・ネゴシエーションおよびリンク・トレーニング 4.7. 自動適応
4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス x
4.2.1. プリアンブル、スタート、およびSFD挿入 4.2.2. Length/Typeフィールドの処理 4.2.3. フレームパディング 4.2.4. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.5. パケット間ギャップの調整 4.2.6. エラー挿入テストおよびデバッグ機能 4.2.7. TX PCS 4.2.8. TX RSFEC
4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス x
4.3.1. Low Latency 100G Ethernet Intel FPGA IPコアのプリアンブル処理 4.3.2. IPコアによる厳密SFDチェック 4.3.3. Low Latency 100G Ethernet Intel FPGA IPコアのFCS (CRC-32) の除去 4.3.4. Low Latency 100G Ethernet Intel FPGA IPコアのCRCチェック 4.3.5. Low Latency 100G Ethernet Intel FPGA IPコアの不正形式パケット処理 4.3.6. RXのCRC転送 4.3.7. パケット間ギャップ 4.3.8. RX PCS 4.3.9. RX RSFEC
4.4. フロー制御 x
4.4.1. TXのPause/PFCフロー制御送信 4.4.2. XON/XOFF一時停止フレーム
4.5. イーサネット送信に対するユーザー・インターフェイス x
4.5.1. 送信の順序 4.5.2. TXおよびRXデータパスのビット順序
6. インターフェイスおよび信号の説明 x
6.1. ユーザーロジックに対するTX MACインターフェイス 6.2. ユーザーロジックに対するRX MACインターフェイス 6.3. トランシーバー 6.4. トランシーバー・リコンフィグレーション信号 6.5. Avalon-MM管理インターフェイス 6.6. その他のステータス信号およびデバッグ信号 6.7. リセット信号 6.8. クロック 6.9. Flow Control Interface
6.4. トランシーバー・リコンフィグレーション信号 x
6.4.1. バックグラウンド・キャリブレーションのディスエーブル
7. レジスター x
7.1. PHYレジスター 7.2. TX MACレジスター 7.3. RX MACレジスター 7.4. Pause/PFC Flow Controlレジスター 7.5. 統計情報レジスター 7.6. TX Reed-Solomon FECレジスター 7.7. RX Reed-Solomon FECレジスター 7.8. Auto NegotiationおよびLink Trainingレジスター
7.5. 統計情報レジスター x
7.5.1. TX統計情報レジスター 7.5.2. RX統計情報レジスター
7.8. Auto NegotiationおよびLink Trainingレジスター x
7.8.1. AN/LT Sequencer Config 7.8.2. AN/LT Sequencer Status 7.8.3. Auto Negotiation Configレジスター1 7.8.4. Auto Negotiation Configレジスター2 7.8.5. Auto Negotiation Statusレジスター 7.8.6. Auto Negotiation Configレジスター3 7.8.7. Auto Negotiation Configレジスター4 7.8.8. Auto Negotiation Configレジスター5 7.8.9. Auto Negotiation Configレジスター6 7.8.10. Auto Negotiation Statusレジスター1 7.8.11. Auto Negotiation Statusレジスター2 7.8.12. Auto Negotiation Statusレジスター3 7.8.13. Auto Negotiation Statusレジスター4 7.8.14. Auto Negotiation Statusレジスター5 7.8.15. Link Training Configレジスター1 7.8.16. Link Training Configレジスター2 7.8.17. Link Training Statusレジスター1 7.8.18. レーン0のLink Training Configレジスター 7.8.19. レーン0のLink Training Frame Contents 7.8.20. レーン0のLocal Transceiver TX EQ 1 Settings 7.8.21. レーン0のLocal Transceiver TX EQ 2 Settings 7.8.22. ローカル・リンク・トレーニングのパラメーター 7.8.23. レーン1のLink Training Configレジスター 7.8.24. レーン1のLink Training Frame Contents 7.8.25. レーン1のLocal Transceiver TX EQ 1 Settings 7.8.26. レーン1のLocal Transceiver TX EQ 2 Settings 7.8.27. レーン2のLink Training Configレジスター 7.8.28. レーン2のLink Training Frame Contents 7.8.29. レーン2のLocal Transceiver TX EQ 1 Settings 7.8.30. レーン2のLocal Transceiver TX EQ 2 Settings 7.8.31. レーン3のLink Training Configレジスター 7.8.32. レーン3のLink Training Frame Contents 7.8.33. レーン3のLocal Transceiver TX EQ 1 Settings 7.8.34. レーン3のLocal Transceiver TX EQ 2 Settings
9. Ethernet Toolkitの概要 x
9.1. 機能
1. Low Latency 100G Ethernet Intel FPGA IPの概要
2. はじめに
3. IPコアのパラメーター
4. 機能の説明
5. リセット
6. インターフェイスおよび信号の説明
7. レジスター
8. リンクのデバッグ
9. Ethernet Toolkitの概要
10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ
11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴

2.5.2. トランシーバーPLLの追加

IPコアをハードウェアでコンパイルし、正常に機能させるためには、外部TXトランシーバーPLLが2つ必要です。ATX PLLは、必要なデータレートをサポートします。

コンフィグレーションするトランシーバーPLLは、デバイス上に物理的に存在しますが、IPコアではそのコンフィグレーションや接続はしません。必要なATX PLLの数は2つです。各ATX PLLは、2つのトランシーバー・チャネルのクロックを駆動します。

図 4. PLLコンフィグレーションの例TXトランシーバーPLLのインスタンス化には、2つのATX PLL IPコアを使います。1つはメインATX PLLとして使用し、もう1つはクロックバッファーとして使用します。TXトランシーバーPLLのインスタンス化は、常にLow Latency 100G Ethernet Intel FPGA IPコアの外部で行ってください。

ATX PLLをメインATX PLLとしてコンフィグレーションする方法は、次のとおりです。

  • L-Tile/H-Tile Transceiver ATX PLL FPGA IPを選択します。
  • パラメーター・エディターで、次のパラメーター値を設定します。
    • VCCR_GXB and VCCT_GXB supply voltage for the Transceiverを1_1Vに設定します。
    • Primary PLL clock output bufferをGXT clock output bufferに設定します。
    • Enable GXT clock output port to above ATX PLL (gxt_output_to_abv_atx) またはEnable GXT clock output port to below ATX PLL (gxt_output_to_blw_atx) をオンにします。
    • Enable GXT local clock output port (tx_serial_clk_gxt) をオンにします。
    • Enable GXT clock buffer to above ATX PLLをオンにします。
    • GXT output clock sourceをLocal ATX PLLに設定します。
    • PLL output frequencyを12890.625 MHzに設定します。トランシーバーにより、デュアル・エッジ・クロッキングを実行します。これには、PLLからの入力クロックの立ち上がりエッジと立ち下がりエッジの両方を使用します。その結果、このPLL出力周波数設定により、トランシーバーを介した25.78125Gbpsのデータレートがサポートされます。
    • PLL auto mode reference clock frequencyをPHY Reference Frequencyパラメーターに指定した値に設定します。
隣接するGXTチャネルへのGXTクロックとGXTクロックバッファーATX PLLを使用し、ATX PLLをGXT送信PLLとしてコンフィグレーションするには、次の手順を実行します。
  • ATX PLL operation modeをドロップダウンからGXT modeに設定します。
  • Enable GXT local clock output port (tx_serial_clk_gxt) を設定します。
  • GXT output clock sourceをドロップダウンからLocal ATX PLLに設定します。
  • Enable GXT output portにはInput from ATX PLL above (gxt_input_from_abv_atx) またはInput from ATX PLL below (gxt_input_from_blw_atx) を選択します。
  • pll_refclk0 ピンを REFCLK ピンに接続します (GXTクロックバッファーATX PLLのリコンフィグレーションが、GXT送信PLLまたはGX送信PLLに対して行われない場合)。
Low Latency 100G Ethernet Intel FPGA IPコアを生成すると、ソフトウェアでは、ATX PLLに対するHDLコードも生成します。生成先は、ファイル <variation_name> /atx_pll_s100.v です。ただし、Low Latency 100G Ethernet Intel FPGA IPコアのHDLコードでは、ATX PLLをインスタンス化しません。Low Latency 100G Ethernet Intel FPGA IPコアから提供されたATX PLLを使用する場合、ATX PLLのインスタンスのインスタンス化および接続には、ユーザーロジックのLow Latency 100G Ethernet Intel FPGA IPコアを使用してください。ATX PLL入力リファレンス・クロックを専用リファレンス・クロック・ピンに接続します。この接続には、リファレンス・クロック・ネットワークは使用しないでください。
注: デザインにLow Latency 100G Ethernet Intel FPGA IPコアの複数のインスタンスが含まれている場合は、IPコアから提供されたATX PLL HDLコードは使用しないでください。代わりに、新しいTX PLL IPコアを生成して、デザインに接続します。

2つのPLLのリファレンス・クロック入力ポートを同じクロックで駆動して、PMMの差を最小限に抑える必要があります。このクロックは、Low Latency 100G Ethernet Intel FPGA IPコアのリファレンス・クロックを駆動するクロックと同じにすることができますが、必ずしも同じである必要はありません。

各PLLでは、2つあるLow Latency 100G Ethernet Intel FPGA IPコアPHYリンクの tx_serial_clk 入力を駆動します。PLLからLow Latency 100G Ethernet Intel FPGA IPコアへの接続は、次のとおりに行ってください。

PLL PLL信号 Low Latency 100G Ethernet Intel FPGA IPコアの信号
A tx_serial_clk tx_serial_clk[0]
A pll_locked tx_pll_locked[0]
B tx_serial_clk tx_serial_clk[1]
B pll_locked tx_pll_locked[1]

外部PLLをインスタンス化し接続する正しい方法を示すユーザーロジックについては、コンパイル・プロジェクトの例またはデザイン例を参照してください。

関連情報
レベル 2 の表題