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4.3.1. Low Latency 100G Ethernet Intel FPGA IPコアのプリアンブル処理
4.3.2. IPコアによる厳密SFDチェック
4.3.3. Low Latency 100G Ethernet Intel FPGA IPコアのFCS (CRC-32) の除去
4.3.4. Low Latency 100G Ethernet Intel FPGA IPコアのCRCチェック
4.3.5. Low Latency 100G Ethernet Intel FPGA IPコアの不正形式パケット処理
4.3.6. RXのCRC転送
4.3.7. パケット間ギャップ
4.3.8. RX PCS
4.3.9. RX RSFEC
7.8.1. AN/LT Sequencer Config
7.8.2. AN/LT Sequencer Status
7.8.3. Auto Negotiation Configレジスター1
7.8.4. Auto Negotiation Configレジスター2
7.8.5. Auto Negotiation Statusレジスター
7.8.6. Auto Negotiation Configレジスター3
7.8.7. Auto Negotiation Configレジスター4
7.8.8. Auto Negotiation Configレジスター5
7.8.9. Auto Negotiation Configレジスター6
7.8.10. Auto Negotiation Statusレジスター1
7.8.11. Auto Negotiation Statusレジスター2
7.8.12. Auto Negotiation Statusレジスター3
7.8.13. Auto Negotiation Statusレジスター4
7.8.14. Auto Negotiation Statusレジスター5
7.8.15. Link Training Configレジスター1
7.8.16. Link Training Configレジスター2
7.8.17. Link Training Statusレジスター1
7.8.18. レーン0のLink Training Configレジスター
7.8.19. レーン0のLink Training Frame Contents
7.8.20. レーン0のLocal Transceiver TX EQ 1 Settings
7.8.21. レーン0のLocal Transceiver TX EQ 2 Settings
7.8.22. ローカル・リンク・トレーニングのパラメーター
7.8.23. レーン1のLink Training Configレジスター
7.8.24. レーン1のLink Training Frame Contents
7.8.25. レーン1のLocal Transceiver TX EQ 1 Settings
7.8.26. レーン1のLocal Transceiver TX EQ 2 Settings
7.8.27. レーン2のLink Training Configレジスター
7.8.28. レーン2のLink Training Frame Contents
7.8.29. レーン2のLocal Transceiver TX EQ 1 Settings
7.8.30. レーン2のLocal Transceiver TX EQ 2 Settings
7.8.31. レーン3のLink Training Configレジスター
7.8.32. レーン3のLink Training Frame Contents
7.8.33. レーン3のLocal Transceiver TX EQ 1 Settings
7.8.34. レーン3のLocal Transceiver TX EQ 2 Settings
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4.2.4. フレーム・チェック・シーケンス (CRC-32) の挿入
TX MACでは、CRC32チェックサムが計算され、送信されたMACフレームに挿入します。フレーム・チェック・シーケンス (FCS) フィールドには、32ビットのCRC値が含まれます。MACでは、送信元アドレス、宛先アドレス、長さ、データ、およびパッド (該当する場合) を含むフレームバイトにわたってCRC32が計算されます。CRCチェックサムの計算では、プリアンブル、SFD、およびFCSは除外されます。符号化の定義は、次の生成多項式で行います。
FCS(X) = X32 +X26 +X23 +X22 +X16 +X12 +X11 +X10 +X8 +X7 +X5 +X4 +X2 +X1 +1
CRCビットの送信には、まずMSB (X32) を使用します。
フロー制御なしでLow Latency 100G Ethernet Intel FPGA IPコアをコンフィグレーションする場合、 TX CRC挿入を実装するかどうかにかかわらずIPコアTX MACをコンフィグレーションできます。これは、 Enable TX CRC insertion をLow Latency 100G Ethernet Intel FPGAのパラメーター・エディターでオンまたはオフにすることで行います。デフォルトでは、CRC挿入機能はイネーブルになっています。
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