Low Latency 100G Ethernet Intel® IPコア・ユーザーガイド: インテル® Stratix® 10デバイス用

ID 683100
日付 5/21/2021
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ドキュメント目次

1. Low Latency 100G Ethernet Intel FPGA IPの概要

更新対象:
インテル® Quartus® Prime デザインスイート 21.1
IPバージョン 19.2.0
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Low Latency 100G Ethernet Intel FPGA IPコアは、低ラウンドトリップ・レイテンシーおよび小さなサイズを提供して、IEEE 802.3baおよび802.3bj High Speed Ethernet Standardを実装します。

Low Latency 100G Ethernet Intel FPGA IPは、 インテル® Stratix® 10デバイスファミリーの複数のバリアントで使用されています。デバイス固有のIP名を表示するには、Ethernet IP Naming Conventionの表を参照してください。

IPカタログに表示されているインテルStratix 10のデバイス固有のIP命名規則は、Low Latency 100G Ethernet Intel FPGAです。IPコアはIntel FPGA IP Libraryに含まれており、インテルQuartus® Primeプロ・エディションIP Catalogから入手可能です。

重要: このドキュメントでは、特に明記されていない限り、Low Latency 100G Ethernet Intel FPGA IPは、サポートされているすべてのデバイスファミリーを指します。
図 1.  Low Latency 100G Ethernet Intel FPGA IPコアメインブロック、内部接続、および外部ブロックの要件です。

MACクライアント側の Avalon® ストリーミング・インターフェイス (Avalon-ST) データバスは512ビット幅です。クライアント側のデータは、4つの25.78125GbpsトランシーバーPHYリンクにマッピングされます。

FPGAシリアル・トランシーバーは、IEEE 802.3ba規格CAUI-4仕様に準拠しています。トランシーバー・インターフェイスは、外部の物理媒体依存 (PMD) 光モジュールまたは別のデバイスに直接接続できます。