Low Latency 100G Ethernet Intel® IPコア・ユーザーガイド: インテル® Stratix® 10デバイス用

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ID 683100
日付 5/21/2021
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ドキュメント目次
ドキュメント目次 x
1. Low Latency 100G Ethernet Intel FPGA IPの概要 2. はじめに 3. IPコアのパラメーター 4. 機能の説明 5. リセット 6. インターフェイスおよび信号の説明 7. レジスター 8. リンクのデバッグ 9. Ethernet Toolkitの概要 10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ 11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴
1. Low Latency 100G Ethernet Intel FPGA IPの概要 x
1.1. Low Latency 100G Ethernet Intel FPGA IPコアでサポートされている機能 1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート 1.3. IPコアの検証 1.4. パフォーマンスおよびリソース使用率 1.5. リリース情報
1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート x
1.2.1. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスファミリーのサポート 1.2.2. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスのスピードグレードのサポート
1.3. IPコアの検証 x
1.3.1. シミュレーション環境 1.3.2. コンパイルのチェック 1.3.3. ハードウェアのテスト
2. はじめに x
2.1. Intel® FPGA IPコアのインストールとライセンス取得 2.2. IPコアのパラメーターとオプションの指定 2.3. IPコアのシミュレーション 2.4. 生成ファイルの構造 2.5. IPコアのデザインへの統合 2.6. IPコアのテストベンチ 2.7. フルデザインのコンパイルおよびFPGAのプログラミング
2.5. IPコアのデザインへの統合 x
2.5.1. ピン･アサインメント 2.5.2. トランシーバーPLLの追加 2.5.3. Low Latency 100G Ethernet Intel FPGA IPコアの配置設定
4. 機能の説明 x
4.1. システムの概要 4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス 4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス 4.4. フロー制御 4.5. イーサネット送信に対するユーザー・インターフェイス 4.6. オート・ネゴシエーションおよびリンク・トレーニング 4.7. 自動適応
4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス x
4.2.1. プリアンブル、スタート、およびSFD挿入 4.2.2. Length/Typeフィールドの処理 4.2.3. フレームパディング 4.2.4. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.5. パケット間ギャップの調整 4.2.6. エラー挿入テストおよびデバッグ機能 4.2.7. TX PCS 4.2.8. TX RSFEC
4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス x
4.3.1. Low Latency 100G Ethernet Intel FPGA IPコアのプリアンブル処理 4.3.2. IPコアによる厳密SFDチェック 4.3.3. Low Latency 100G Ethernet Intel FPGA IPコアのFCS (CRC-32) の除去 4.3.4. Low Latency 100G Ethernet Intel FPGA IPコアのCRCチェック 4.3.5. Low Latency 100G Ethernet Intel FPGA IPコアの不正形式パケット処理 4.3.6. RXのCRC転送 4.3.7. パケット間ギャップ 4.3.8. RX PCS 4.3.9. RX RSFEC
4.4. フロー制御 x
4.4.1. TXのPause/PFCフロー制御送信 4.4.2. XON/XOFF一時停止フレーム
4.5. イーサネット送信に対するユーザー・インターフェイス x
4.5.1. 送信の順序 4.5.2. TXおよびRXデータパスのビット順序
6. インターフェイスおよび信号の説明 x
6.1. ユーザーロジックに対するTX MACインターフェイス 6.2. ユーザーロジックに対するRX MACインターフェイス 6.3. トランシーバー 6.4. トランシーバー・リコンフィグレーション信号 6.5. Avalon-MM管理インターフェイス 6.6. その他のステータス信号およびデバッグ信号 6.7. リセット信号 6.8. クロック 6.9. Flow Control Interface
6.4. トランシーバー・リコンフィグレーション信号 x
6.4.1. バックグラウンド・キャリブレーションのディスエーブル
7. レジスター x
7.1. PHYレジスター 7.2. TX MACレジスター 7.3. RX MACレジスター 7.4. Pause/PFC Flow Controlレジスター 7.5. 統計情報レジスター 7.6. TX Reed-Solomon FECレジスター 7.7. RX Reed-Solomon FECレジスター 7.8. Auto NegotiationおよびLink Trainingレジスター
7.5. 統計情報レジスター x
7.5.1. TX統計情報レジスター 7.5.2. RX統計情報レジスター
7.8. Auto NegotiationおよびLink Trainingレジスター x
7.8.1. AN/LT Sequencer Config 7.8.2. AN/LT Sequencer Status 7.8.3. Auto Negotiation Configレジスター1 7.8.4. Auto Negotiation Configレジスター2 7.8.5. Auto Negotiation Statusレジスター 7.8.6. Auto Negotiation Configレジスター3 7.8.7. Auto Negotiation Configレジスター4 7.8.8. Auto Negotiation Configレジスター5 7.8.9. Auto Negotiation Configレジスター6 7.8.10. Auto Negotiation Statusレジスター1 7.8.11. Auto Negotiation Statusレジスター2 7.8.12. Auto Negotiation Statusレジスター3 7.8.13. Auto Negotiation Statusレジスター4 7.8.14. Auto Negotiation Statusレジスター5 7.8.15. Link Training Configレジスター1 7.8.16. Link Training Configレジスター2 7.8.17. Link Training Statusレジスター1 7.8.18. レーン0のLink Training Configレジスター 7.8.19. レーン0のLink Training Frame Contents 7.8.20. レーン0のLocal Transceiver TX EQ 1 Settings 7.8.21. レーン0のLocal Transceiver TX EQ 2 Settings 7.8.22. ローカル・リンク・トレーニングのパラメーター 7.8.23. レーン1のLink Training Configレジスター 7.8.24. レーン1のLink Training Frame Contents 7.8.25. レーン1のLocal Transceiver TX EQ 1 Settings 7.8.26. レーン1のLocal Transceiver TX EQ 2 Settings 7.8.27. レーン2のLink Training Configレジスター 7.8.28. レーン2のLink Training Frame Contents 7.8.29. レーン2のLocal Transceiver TX EQ 1 Settings 7.8.30. レーン2のLocal Transceiver TX EQ 2 Settings 7.8.31. レーン3のLink Training Configレジスター 7.8.32. レーン3のLink Training Frame Contents 7.8.33. レーン3のLocal Transceiver TX EQ 1 Settings 7.8.34. レーン3のLocal Transceiver TX EQ 2 Settings
9. Ethernet Toolkitの概要 x
9.1. 機能
1. Low Latency 100G Ethernet Intel FPGA IPの概要
2. はじめに
3. IPコアのパラメーター
4. 機能の説明
5. リセット
6. インターフェイスおよび信号の説明
7. レジスター
8. リンクのデバッグ
9. Ethernet Toolkitの概要
10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ
11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴

8. リンクのデバッグ

Ethernet Link Inspector (ELI) ツールを使用して、リンクをデバッグします。

ELIは、イーサネットIPを含むイーサネット・リンクを継続的に監視できる検査ツールです。これには、イーサネット・レーン・アライメント・ステータス、クロック・データ・リカバリー (CDR) ロック、メディア・アクセス・コントローラー (MAC) 統計情報、Forward Error Correction (FEC) 統計情報、およびその他が含まれます。必要に応じて、ELIはSignal Tap Logic Analyzerを使用してイベントをキャプチャし、オート・ネゴシエーション (AN)、リンク・トレーニング (LT)、またはリンク動作中のその他のイベントにおけるリンクのビヘイビアをさらに調べることができます。ELIは、グラフィカル・ユーザー・インターフェイス (GUI) も作成します。これは、リンクのビヘイビアを表し、 インテル® Quartus® Prime Pro開発ソフトウェアで使用可能です。

ELIを使用するには、IP内で、Enable JTAG to Avalon Master Bridge機能をオンにします。詳細については、IPコアのパラメーター を参照してください。

ワードロックを使用して、最も基本的なレベルでリンクのデバッグを開始します。その後、より高いレベルの問題を検討します。

次の手順は、Low Latency 100G Ethernet Intel FPGA IPコアのリンクを起動する際に発生する、一般的な問題の特定および解決に役立ちます。

  1. ワードロックの確立 - RXレーンでは、極端なビットエラーレートが存在する場合でもワードロックを実現できるはずです。IPコアがワードロックを実現できない場合は、トランシーバーのクロッキングおよびデータレートのコンフィグレーションを確認してください。TXレーンとRXレーンの反転などのケーブルエラーを確認します。ControlレジスターおよびStatusレジスターのクロック周波数モニターを確認してください。

    ワードロックを確認するには、オフセット0x324の SCLR_FRM_ERR レジスターに値1を書き込んだ後、さらに0を書き込むことによって、FRM_ERR レジスターをクリアします。そして、オフセット0x323の FRM_ERR レジスターを読み出します。値がゼロの場合、コアにはワードロックがあります。ゼロ以外の場合は、ステータスは不確定です。

  2. ワードロックに問題がある場合は、アドレス0x321の EIO_FREQ_LOCK レジスターを確認してください。このレジスターの値は、リカバリークロックのステータスを定義します。通常動作では、すべてのビットをアサートする必要があります。任意のレーンに対応するビットのアサートされていない (値0) またはトグルロジック値は、クロックリカバリーの問題を示しています。クロックリカバリーの問題は通常、次の問題が原因で発生します。
    • 高いビット・エラー・レート (BER)
    • リンクの確立の失敗
    • IPコアへの不正なクロック入力
  3. PMA FIFOレベルを確認します。EIO_FLAG_SEL レジスターの適切なビットを選択し、EIO_FLAGS レジスターの値を読み出すことによって行います。通常動作中、TXおよびRX FIFOは名目上満たされている必要があります。TX FIFOが空またはフルであることを確認すると、通常、クロック周波数に問題があることを示します。空のRX FIFOは許容できますが、RX FIFOがフルになることは許容されません。
  4. レーンの整合性の確立 - 適切に動作している場合、レーンで1日あたり約1回を超えるレートでビットエラーが発生することはありません。データパケット内のビットエラーは、FCSエラーとして識別されます。IDLEフレームを含む制御情報のビットエラーは、通常、XL/CGMIIデコードでエラーを引き起こします。
  5. IPコアがワードロックを取得してもリンクが確立されない場合は、オフセット0x328の AM_LOCK レジスターを繰り返し読み出して確認します。デアサートまたはトグルが行われている場合は、ケーブルと接続を確認してください。
  6. IPコアがすべての仮想レーンでアライメント・マーカー・ロックを取得した (AM_LOCK のビット [0] が一貫して1) にもかかわらず、リンクがまだ確立されていない場合は、オフセット0x329の LANE_DESKEWED レジスターを確認します。このレジスターが値0のままの場合、スキューはデスキュー制限よりも大きくなります。
  7. パケット・トラフィックの検証 - イーサネット・プロトコルには自動レーン並び替えが含まれているため、上位レベルはPCSに従う必要があります。PCSがロックされているにもかかわらず、より高いレベルのトラフィックが破損している場合は、リモート・トランスミッターの仮想レーンタグに問題がある可能性があります。
  8. 調整 - アナログ・パラメーターを調整して、ビット・エラー・レートを向上させることができます。IDLEトラフィックは、アナログ目的の代表的なものです。

さらに、IPコアは確立された後、イーサネット・リンクで信号が失われる可能性があります。この場合、TX機能は影響を受けませんが、RX機能は中断されます。次の症状は、イーサネット・リンクの信号が失われたことを示しています。

  • IPコアが rx_pcs_ready 信号をデアサートし、IPコアがアライメント・マーカー・ロックを失ったことを示している場合。
  • IPコアが、オフセット0x326の RX_PCS_FULLY_ALIGNED_S レジスターの完全に整列したRX PCSステータスビット (ビット [0]) をデアサートした場合。この変更は、rx_pcs_ready 信号の値の変更にリンクされています。
  • Enable link fault generationがオンになっているときに、IPコアが local_fault_status を値1に設定した場合。
  • IPコアが Link_Fault レジスターの Local Fault Status ビット (ビット [0]) をオフセット0x508でアサートした場合。この変更は、local_fault_status 信号の値の変更にリンクされています。
  • IPコアが、soft_rxp_rst をアサートすることによって、RXデジタル・リセット・プロセスをトリガーする場合。
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レベル 2 の表題