Low Latency 100G Ethernet Intel® IPコア・ユーザーガイド: インテル® Stratix® 10デバイス用

ID 683100
日付 5/21/2021
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ドキュメント目次

2.7. フルデザインのコンパイルおよびFPGAのプログラミング

インテル® Quartus® Primeプロ・エディション開発ソフトウェアでProcessingメニューのStart Compilationコマンドを使用して、デザインをコンパイルします。デザインが正常にコンパイルできたら、ターゲットのIntelデバイスをProgrammerでプログラムし、ハードウェアでデザインを検証します。

注: Low Latency 100G Ethernet Intel FPGA IPコアのデザイン例の合成ディレクトリーには、独自のデザイン用にコピーおよび変更できるSynopsys Constraint (.sdc) ファイルが含まれています。