Low Latency 100G Ethernet Intel® IPコア・ユーザーガイド: インテル® Stratix® 10デバイス用

ダウンロード PDF
ID 683100
日付 5/21/2021
Public
ドキュメント目次
ドキュメント目次 x
1. Low Latency 100G Ethernet Intel FPGA IPの概要 2. はじめに 3. IPコアのパラメーター 4. 機能の説明 5. リセット 6. インターフェイスおよび信号の説明 7. レジスター 8. リンクのデバッグ 9. Ethernet Toolkitの概要 10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ 11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴
1. Low Latency 100G Ethernet Intel FPGA IPの概要 x
1.1. Low Latency 100G Ethernet Intel FPGA IPコアでサポートされている機能 1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート 1.3. IPコアの検証 1.4. パフォーマンスおよびリソース使用率 1.5. リリース情報
1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート x
1.2.1. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスファミリーのサポート 1.2.2. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスのスピードグレードのサポート
1.3. IPコアの検証 x
1.3.1. シミュレーション環境 1.3.2. コンパイルのチェック 1.3.3. ハードウェアのテスト
2. はじめに x
2.1. Intel® FPGA IPコアのインストールとライセンス取得 2.2. IPコアのパラメーターとオプションの指定 2.3. IPコアのシミュレーション 2.4. 生成ファイルの構造 2.5. IPコアのデザインへの統合 2.6. IPコアのテストベンチ 2.7. フルデザインのコンパイルおよびFPGAのプログラミング
2.5. IPコアのデザインへの統合 x
2.5.1. ピン･アサインメント 2.5.2. トランシーバーPLLの追加 2.5.3. Low Latency 100G Ethernet Intel FPGA IPコアの配置設定
4. 機能の説明 x
4.1. システムの概要 4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス 4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス 4.4. フロー制御 4.5. イーサネット送信に対するユーザー・インターフェイス 4.6. オート・ネゴシエーションおよびリンク・トレーニング 4.7. 自動適応
4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス x
4.2.1. プリアンブル、スタート、およびSFD挿入 4.2.2. Length/Typeフィールドの処理 4.2.3. フレームパディング 4.2.4. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.5. パケット間ギャップの調整 4.2.6. エラー挿入テストおよびデバッグ機能 4.2.7. TX PCS 4.2.8. TX RSFEC
4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス x
4.3.1. Low Latency 100G Ethernet Intel FPGA IPコアのプリアンブル処理 4.3.2. IPコアによる厳密SFDチェック 4.3.3. Low Latency 100G Ethernet Intel FPGA IPコアのFCS (CRC-32) の除去 4.3.4. Low Latency 100G Ethernet Intel FPGA IPコアのCRCチェック 4.3.5. Low Latency 100G Ethernet Intel FPGA IPコアの不正形式パケット処理 4.3.6. RXのCRC転送 4.3.7. パケット間ギャップ 4.3.8. RX PCS 4.3.9. RX RSFEC
4.4. フロー制御 x
4.4.1. TXのPause/PFCフロー制御送信 4.4.2. XON/XOFF一時停止フレーム
4.5. イーサネット送信に対するユーザー・インターフェイス x
4.5.1. 送信の順序 4.5.2. TXおよびRXデータパスのビット順序
6. インターフェイスおよび信号の説明 x
6.1. ユーザーロジックに対するTX MACインターフェイス 6.2. ユーザーロジックに対するRX MACインターフェイス 6.3. トランシーバー 6.4. トランシーバー・リコンフィグレーション信号 6.5. Avalon-MM管理インターフェイス 6.6. その他のステータス信号およびデバッグ信号 6.7. リセット信号 6.8. クロック 6.9. Flow Control Interface
6.4. トランシーバー・リコンフィグレーション信号 x
6.4.1. バックグラウンド・キャリブレーションのディスエーブル
7. レジスター x
7.1. PHYレジスター 7.2. TX MACレジスター 7.3. RX MACレジスター 7.4. Pause/PFC Flow Controlレジスター 7.5. 統計情報レジスター 7.6. TX Reed-Solomon FECレジスター 7.7. RX Reed-Solomon FECレジスター 7.8. Auto NegotiationおよびLink Trainingレジスター
7.5. 統計情報レジスター x
7.5.1. TX統計情報レジスター 7.5.2. RX統計情報レジスター
7.8. Auto NegotiationおよびLink Trainingレジスター x
7.8.1. AN/LT Sequencer Config 7.8.2. AN/LT Sequencer Status 7.8.3. Auto Negotiation Configレジスター1 7.8.4. Auto Negotiation Configレジスター2 7.8.5. Auto Negotiation Statusレジスター 7.8.6. Auto Negotiation Configレジスター3 7.8.7. Auto Negotiation Configレジスター4 7.8.8. Auto Negotiation Configレジスター5 7.8.9. Auto Negotiation Configレジスター6 7.8.10. Auto Negotiation Statusレジスター1 7.8.11. Auto Negotiation Statusレジスター2 7.8.12. Auto Negotiation Statusレジスター3 7.8.13. Auto Negotiation Statusレジスター4 7.8.14. Auto Negotiation Statusレジスター5 7.8.15. Link Training Configレジスター1 7.8.16. Link Training Configレジスター2 7.8.17. Link Training Statusレジスター1 7.8.18. レーン0のLink Training Configレジスター 7.8.19. レーン0のLink Training Frame Contents 7.8.20. レーン0のLocal Transceiver TX EQ 1 Settings 7.8.21. レーン0のLocal Transceiver TX EQ 2 Settings 7.8.22. ローカル・リンク・トレーニングのパラメーター 7.8.23. レーン1のLink Training Configレジスター 7.8.24. レーン1のLink Training Frame Contents 7.8.25. レーン1のLocal Transceiver TX EQ 1 Settings 7.8.26. レーン1のLocal Transceiver TX EQ 2 Settings 7.8.27. レーン2のLink Training Configレジスター 7.8.28. レーン2のLink Training Frame Contents 7.8.29. レーン2のLocal Transceiver TX EQ 1 Settings 7.8.30. レーン2のLocal Transceiver TX EQ 2 Settings 7.8.31. レーン3のLink Training Configレジスター 7.8.32. レーン3のLink Training Frame Contents 7.8.33. レーン3のLocal Transceiver TX EQ 1 Settings 7.8.34. レーン3のLocal Transceiver TX EQ 2 Settings
9. Ethernet Toolkitの概要 x
9.1. 機能
1. Low Latency 100G Ethernet Intel FPGA IPの概要
2. はじめに
3. IPコアのパラメーター
4. 機能の説明
5. リセット
6. インターフェイスおよび信号の説明
7. レジスター
8. リンクのデバッグ
9. Ethernet Toolkitの概要
10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ
11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴

1.1. Low Latency 100G Ethernet Intel FPGA IPコアでサポートされている機能

IPコアのデザインは、IEEEウェブサイト (www.ieee.org) で入手可能なIEEE802.3ba-2010および802.3bj High Speed Ethernet Standardに準拠しています。MACでは、カットスルー・フレーム処理を提供し、レイテンシーを最適化し、フル・ワイヤー・ライン・スピードをサポートします。これには、64バイトのフレーム長と、バックツーバックまたは混合長のトラフィックが使われ、ドロップパケットはありません。すべてのLow Latency 100G Ethernet Intel FPGA IPコアのバリエーションにはMACとPHYの両方が含まれ、すべてのバリエーションは全二重モードです。これらのIPコアのバリエーションには、次の機能があります。

  • PHYの機能
    • インテル® Stratix® 10 FPGA 25.78125Gbpsシリアル・トランシーバーにシームレスにインターフェイスするソフトPCSロジック
    • 25.78125Gbpsで動作する、4つのFPGAハード・シリアル・トランシーバー・レーンで構成されているCAUI-4外部インターフェイス
    • IEEE Standard 802.3-2015 Clause 73および25G Ethernet Consortium Schedule Draft 1.6で定義されているオート・ネゴシエーション (AN)
    • IEEE Standard 802.3-2015 Clauses 92と93、および25G Ethernet Consortium Schedule Draft 1.6で定義されているリンク・トレーニング (LT)
    • オプションのReed-Solomon前方誤り訂正RS-FEC (528,514)
  • フレーム構造制御機能
    • ジャンボパケットのサポート
    • TXおよびRX CRCパススルー制御
    • オプションのTX CRC生成および挿入
    • 独自のユーザー管理情報転送を必要とするアプリケーション用のRXおよびTXプリアンブル・パススルーのオプション
    • Low Latency 100G Ethernet Intel FPGA IPイーサネット接続で64バイトの最小イーサネット・フレーム長を満たすためのTX自動フレームパディング
    • アライメント・マーカー挿入用のパケット間Gap変調機能
  • フレームの監視と統計情報
    • RX CRCチェックとエラーのレポート
    • IEEE仕様に準拠したオプションのRX厳密SFDチェック
    • IEEE仕様に準拠したRXの不正な形式のパケットチェック
    • 受信制御フレームタイプの表示
    • オプションの統計情報カウンター
    • ローカルフォールトを報告し、リモート障害を生成するオプションのフォールト信号。IEEE802.3ba-2012 Ethernet Standard Clause 66のサポートがあります。
  • フロー制御
    • 一時停止レジスターまたは一時停止インターフェイスを使用した、オプションのIEEE 802.3 Clause 31のイーサネット・フロー制御動作
    • 微調整のために一時停止レジスターを使用した、オプションの優先順位ベースのフロー制御。IEEE Standard 802.1Qbb-2011 - Amendment 17: Priority-based Flow Controlに準拠しています。
    • 一時停止フレーム・フィルタリング制御
  • デバッグおよびテスト容易性の機能
    • 自己診断テスト用の、シリアル・トランシーバーでのオプションのシリアルPMAループバック (TXからRX)
    • テストとデバッグをサポートするTXエラー挿入機能
    • PHYシグナル・インテグリティーのデバッグまたは監視用の、オプションのNative PHY Debug Master Endpoint (NPDME) へのアクセス
  • ユーザー・システム・インターフェイス
    • IPコア・コントロール・レジスターおよびステータスレジスターにアクセスするための、 Avalon® Memory-Mapped (Avalon-MM) 管理インターフェイス
    • Avalon-STデータパス・インターフェイスは、最上位バイト (MSB) のフレームの開始によりクライアント・ロジックに接続します。インターフェイスのデータ幅は512ビットです。このRXクライアント・インターフェイスのSOPアライメントと、RXおよびTXプリアンブル・パススルー・オプションにかかわらずデータレートを確保します。
    • ハードウェアおよびソフトウェアのリセット制御

イーサネット・プロトコルの詳細な仕様については、IEEE 802.3ba-2010 High Speed Ethernet Standardを参照してください。

関連情報
レベル 2 の表題