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4.3.1. Low Latency 100G Ethernet Intel FPGA IPコアのプリアンブル処理
4.3.2. IPコアによる厳密SFDチェック
4.3.3. Low Latency 100G Ethernet Intel FPGA IPコアのFCS (CRC-32) の除去
4.3.4. Low Latency 100G Ethernet Intel FPGA IPコアのCRCチェック
4.3.5. Low Latency 100G Ethernet Intel FPGA IPコアの不正形式パケット処理
4.3.6. RXのCRC転送
4.3.7. パケット間ギャップ
4.3.8. RX PCS
4.3.9. RX RSFEC
7.8.1. AN/LT Sequencer Config
7.8.2. AN/LT Sequencer Status
7.8.3. Auto Negotiation Configレジスター1
7.8.4. Auto Negotiation Configレジスター2
7.8.5. Auto Negotiation Statusレジスター
7.8.6. Auto Negotiation Configレジスター3
7.8.7. Auto Negotiation Configレジスター4
7.8.8. Auto Negotiation Configレジスター5
7.8.9. Auto Negotiation Configレジスター6
7.8.10. Auto Negotiation Statusレジスター1
7.8.11. Auto Negotiation Statusレジスター2
7.8.12. Auto Negotiation Statusレジスター3
7.8.13. Auto Negotiation Statusレジスター4
7.8.14. Auto Negotiation Statusレジスター5
7.8.15. Link Training Configレジスター1
7.8.16. Link Training Configレジスター2
7.8.17. Link Training Statusレジスター1
7.8.18. レーン0のLink Training Configレジスター
7.8.19. レーン0のLink Training Frame Contents
7.8.20. レーン0のLocal Transceiver TX EQ 1 Settings
7.8.21. レーン0のLocal Transceiver TX EQ 2 Settings
7.8.22. ローカル・リンク・トレーニングのパラメーター
7.8.23. レーン1のLink Training Configレジスター
7.8.24. レーン1のLink Training Frame Contents
7.8.25. レーン1のLocal Transceiver TX EQ 1 Settings
7.8.26. レーン1のLocal Transceiver TX EQ 2 Settings
7.8.27. レーン2のLink Training Configレジスター
7.8.28. レーン2のLink Training Frame Contents
7.8.29. レーン2のLocal Transceiver TX EQ 1 Settings
7.8.30. レーン2のLocal Transceiver TX EQ 2 Settings
7.8.31. レーン3のLink Training Configレジスター
7.8.32. レーン3のLink Training Frame Contents
7.8.33. レーン3のLocal Transceiver TX EQ 1 Settings
7.8.34. レーン3のLocal Transceiver TX EQ 2 Settings
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7.7. RX Reed-Solomon FECレジスター
アドレス | 名前 | ビット | 説明 | リセット | アクセス |
---|---|---|---|---|---|
0xD00 | REVID | [31:0] | RSFEC RXモジュールのリビジョンIDです。 | 0x0809 2017 | RO |
0xD01 | RX_RSFEC_SCRATCH | [31:0] | テスト用に使用可能なスクラッチレジスターです。 | 32'b0 | RW |
0xD02 | RX_RSFEC_NAME0 | [31:0] | IPコア・バリエーション識別子文字列「100gRSFECoRX」の最後の4文字です。 | 0x436F 5258 | RO |
0xD03 | RX_RSFEC_NAME1 | [31:0] | IPコア・バリエーション識別子文字列「100gRSFECoRX」の中間の4文字です。 | 0x5253 4645 | RO |
0xD04 | RX_RSFEC_NAME2 | [31:0] | IPコア・バリエーション識別子文字列「100gRSFECoRX」」の最初の4文字です。 | 0x3130 3067 | RO |
0xD05 | BYPASS_RESTART | [4] | ステートマシンを再起動します。1'b1の場合、IPコアがFEC同期およびアライメント・ステートマシンを再起動することを指定します。アライメント・マーカーの同期が再開された後、ビットはセルフクリアします。(IEEE Standard 802.3bj-2014のFigure 91-8およびFigure 91-9を参照してください)。 | 0x0000 0000 | RW |
[3:1] | 予約済み | ||||
[0] | RS-FECデコーダーをバイパスします。1'b1の場合、IPコアがRS-FECデコーダーをバイパスすることを指定します。1'b0の場合、RS-FECエラー訂正をイネーブルします。 | ||||
0xD06 | RX_FEC_STATUS | [15:8] | fec_lane: 対応する amps_lock ビット (レジスタービット [3:0] 内) の値が1の場合、レーンごとの2ビットによりFECレーン番号が保持されます。次のエンコーディングが定義されています。
|
0x0000 FF00 | RO |
[7:5] | 予約済み | ||||
[4] | fec_align_status: アライメント・マーカーのロック状態。1'b1の場合、すべてのレーンが同期および整列されていることを示します。1'b0の場合、デスキュープロセスがまだ完了していないことを示します。(IEEE Standard 802.3bj-2014のFigure 91-9を参照してください)。 | ||||
[3:0] | amps_lock: 各ビットは、レシーバーにより対応するFECレーンのアライメント・マーカー・ペイロード・シーケンスの位置が検出されたことを示します。(IEEE Standard 802.3bj-2014のFigure 91-8を参照してください)。 | ||||
0xD07 | CORRECTED_CW | [31:0] | 処理された修正済みFECコードワードの数を含む32ビットカウンターです。値は読み出し時にゼロにリセットされ、最大カウントで保持されます。 このレジスターは、BYPASS_RESTART ビット [0] が1の場合でも、エラー訂正ロジックに基づいて更新されます。 |
0x0000 0000 | RC |
0xD08 | UNCORRECTED_CW | [31:0] | 処理された未修正のFECコードワードの数を含む32ビットカウンターです。値は読み出し時にゼロにリセットされ、最大カウントで保持されます。 このレジスターは、BYPASS_RESTART ビット [0] が1の場合でも、エラー訂正ロジックに基づいて更新されます。 |
0x0000 0000 | RC |