Low Latency 100G Ethernet Intel® IPコア・ユーザーガイド: インテル® Stratix® 10デバイス用

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ID 683100
日付 5/21/2021
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ドキュメント目次
ドキュメント目次 x
1. Low Latency 100G Ethernet Intel FPGA IPの概要 2. はじめに 3. IPコアのパラメーター 4. 機能の説明 5. リセット 6. インターフェイスおよび信号の説明 7. レジスター 8. リンクのデバッグ 9. Ethernet Toolkitの概要 10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ 11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴
1. Low Latency 100G Ethernet Intel FPGA IPの概要 x
1.1. Low Latency 100G Ethernet Intel FPGA IPコアでサポートされている機能 1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート 1.3. IPコアの検証 1.4. パフォーマンスおよびリソース使用率 1.5. リリース情報
1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート x
1.2.1. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスファミリーのサポート 1.2.2. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスのスピードグレードのサポート
1.3. IPコアの検証 x
1.3.1. シミュレーション環境 1.3.2. コンパイルのチェック 1.3.3. ハードウェアのテスト
2. はじめに x
2.1. Intel® FPGA IPコアのインストールとライセンス取得 2.2. IPコアのパラメーターとオプションの指定 2.3. IPコアのシミュレーション 2.4. 生成ファイルの構造 2.5. IPコアのデザインへの統合 2.6. IPコアのテストベンチ 2.7. フルデザインのコンパイルおよびFPGAのプログラミング
2.5. IPコアのデザインへの統合 x
2.5.1. ピン･アサインメント 2.5.2. トランシーバーPLLの追加 2.5.3. Low Latency 100G Ethernet Intel FPGA IPコアの配置設定
4. 機能の説明 x
4.1. システムの概要 4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス 4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス 4.4. フロー制御 4.5. イーサネット送信に対するユーザー・インターフェイス 4.6. オート・ネゴシエーションおよびリンク・トレーニング 4.7. 自動適応
4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス x
4.2.1. プリアンブル、スタート、およびSFD挿入 4.2.2. Length/Typeフィールドの処理 4.2.3. フレームパディング 4.2.4. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.5. パケット間ギャップの調整 4.2.6. エラー挿入テストおよびデバッグ機能 4.2.7. TX PCS 4.2.8. TX RSFEC
4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス x
4.3.1. Low Latency 100G Ethernet Intel FPGA IPコアのプリアンブル処理 4.3.2. IPコアによる厳密SFDチェック 4.3.3. Low Latency 100G Ethernet Intel FPGA IPコアのFCS (CRC-32) の除去 4.3.4. Low Latency 100G Ethernet Intel FPGA IPコアのCRCチェック 4.3.5. Low Latency 100G Ethernet Intel FPGA IPコアの不正形式パケット処理 4.3.6. RXのCRC転送 4.3.7. パケット間ギャップ 4.3.8. RX PCS 4.3.9. RX RSFEC
4.4. フロー制御 x
4.4.1. TXのPause/PFCフロー制御送信 4.4.2. XON/XOFF一時停止フレーム
4.5. イーサネット送信に対するユーザー・インターフェイス x
4.5.1. 送信の順序 4.5.2. TXおよびRXデータパスのビット順序
6. インターフェイスおよび信号の説明 x
6.1. ユーザーロジックに対するTX MACインターフェイス 6.2. ユーザーロジックに対するRX MACインターフェイス 6.3. トランシーバー 6.4. トランシーバー・リコンフィグレーション信号 6.5. Avalon-MM管理インターフェイス 6.6. その他のステータス信号およびデバッグ信号 6.7. リセット信号 6.8. クロック 6.9. Flow Control Interface
6.4. トランシーバー・リコンフィグレーション信号 x
6.4.1. バックグラウンド・キャリブレーションのディスエーブル
7. レジスター x
7.1. PHYレジスター 7.2. TX MACレジスター 7.3. RX MACレジスター 7.4. Pause/PFC Flow Controlレジスター 7.5. 統計情報レジスター 7.6. TX Reed-Solomon FECレジスター 7.7. RX Reed-Solomon FECレジスター 7.8. Auto NegotiationおよびLink Trainingレジスター
7.5. 統計情報レジスター x
7.5.1. TX統計情報レジスター 7.5.2. RX統計情報レジスター
7.8. Auto NegotiationおよびLink Trainingレジスター x
7.8.1. AN/LT Sequencer Config 7.8.2. AN/LT Sequencer Status 7.8.3. Auto Negotiation Configレジスター1 7.8.4. Auto Negotiation Configレジスター2 7.8.5. Auto Negotiation Statusレジスター 7.8.6. Auto Negotiation Configレジスター3 7.8.7. Auto Negotiation Configレジスター4 7.8.8. Auto Negotiation Configレジスター5 7.8.9. Auto Negotiation Configレジスター6 7.8.10. Auto Negotiation Statusレジスター1 7.8.11. Auto Negotiation Statusレジスター2 7.8.12. Auto Negotiation Statusレジスター3 7.8.13. Auto Negotiation Statusレジスター4 7.8.14. Auto Negotiation Statusレジスター5 7.8.15. Link Training Configレジスター1 Link Training Configレジスター1のフィールド 7.8.16. Link Training Configレジスター2 7.8.17. Link Training Statusレジスター1 7.8.18. レーン0のLink Training Configレジスター 7.8.19. レーン0のLink Training Frame Contents 7.8.20. レーン0のLocal Transceiver TX EQ 1 Settings 7.8.21. レーン0のLocal Transceiver TX EQ 2 Settings 7.8.22. ローカル・リンク・トレーニングのパラメーター 7.8.23. レーン1のLink Training Configレジスター 7.8.24. レーン1のLink Training Frame Contents 7.8.25. レーン1のLocal Transceiver TX EQ 1 Settings 7.8.26. レーン1のLocal Transceiver TX EQ 2 Settings 7.8.27. レーン2のLink Training Configレジスター 7.8.28. レーン2のLink Training Frame Contents 7.8.29. レーン2のLocal Transceiver TX EQ 1 Settings 7.8.30. レーン2のLocal Transceiver TX EQ 2 Settings 7.8.31. レーン3のLink Training Configレジスター 7.8.32. レーン3のLink Training Frame Contents 7.8.33. レーン3のLocal Transceiver TX EQ 1 Settings 7.8.34. レーン3のLocal Transceiver TX EQ 2 Settings
9. Ethernet Toolkitの概要 x
9.1. 機能
1. Low Latency 100G Ethernet Intel FPGA IPの概要
2. はじめに
3. IPコアのパラメーター
4. 機能の説明
5. リセット
6. インターフェイスおよび信号の説明
7. レジスター
8. リンクのデバッグ
9. Ethernet Toolkitの概要
10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ
11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴

7.8.15. Link Training Configレジスター1

次のリンク・トレーニング機能のCSRを提供します。
  • リンク・トレーニングのイネーブル
  • 最大待機タイマーのディスエーブル
  • 最大待機タイムアウトでのPMA初期化のディスエーブル
  • リンクパートナーTX EQ係数のオーバーライドのイネーブル
  • ローカルTX EQ係数のオーバーライドのイネーブル
  • リンク・トレーニングのRX手動設定のイネーブル
  • IPによるCTLE ACの手動設定のリンク・トレーニング中の実行
  • IPによるCTLE DCの手動設定のリンク・トレーニング中の実行
  • IPによるVGAの手動設定のリンク・トレーニング中の実行

オフセット: 0xD0

アクセス: RW

Link Training Configレジスター1のフィールド

ビット フィールド名 説明 アクセス リセット
31:28 lt_rx_vga IPによるVGAの手動設定のリンク・トレーニング中の実行

IPでは、このフィールドに設定された値に2を掛けます。例えば、値が7の場合、VGAは14に設定されます。

このファイルは、lt_rx_manual_mode の設定が1の場合にのみ有効です。

RW 0x0
27:23 lt_rx_clte_dc IPによるCTLE DCの手動設定のリンク・トレーニング中の実行

IPでは、このフィールドに設定された値に2を掛けます。例えば、値が7の場合、CTLE DCは14に設定されます。

このファイルは、lt_rx_manual_mode の設定が1の場合にのみ有効です。

RW 0x0
22:20 lt_rx_clte_ac IPによるCTLE ACの手動設定のリンク・トレーニング中の実行

IPでは、このフィールドに設定された値に2を掛けます。例えば、値が7の場合、CTLE ACは14に設定されます。

このファイルは、lt_rx_manual_mode の設定が1の場合にのみ有効です。

RW 0x0
19 lt_rx_manual_mode リンク・トレーニングの手動RX設定のイネーブル

1: リンク・トレーニングでは、このレジスターからの手動RX設定を使用します。

0: リンク・トレーニングではRX設定を自動的に適応させます。

デフォルト値は、シミュレーションでは1、合成では0です。

 RW 0x0
17 ovride_local_coef_enable ローカルTX EQ係数のオーバーライドのイネーブル

1: ローカルデバイスのTX EQ係数をオーバーライドします。

0: リンクパートナーにローカルTX EQ係数を決定させます。

 RW 0x0
16 ovride_lp_coef_enable リンクパートナー係数のオーバーライドのイネーブル

1: リンクパートナーのEQ係数をオーバーライドします。

0: リンク・トレーニング・ロジックを使用して、リンクパートナーのTX EQ係数を決定します。

このフィールドの設定が1の場合、ユーザーロジックによって、リンクパートナーのTX EQ係数値を決定する必要があります。

 RW 0x0
15 disable_initialize_pma_on_max_wait_timeout max_wait_timeoutでのPMAの初期化のディスエーブル

1: TX EQのINIT値への初期化は、リンク・トレーニングのTraining_Failureステートに入るときには行いません。

0: TX EQのINIT値への設定は、リンク・トレーニングのTraining_Failureステートに入るときに行います (デフォルト)。

 RW 0x0
14:12 fine_tune_rounds 実行する微調整ラウンドの数
  • 低速のリンクパートナーとの相互運用のため、削減する必要のある場合があります。
  • デフォルトは、シミュレーションでは0、合成では0です。
 RW 0x0
11:8 main_pre_steps プリセット条件のヘッドルーム作成用のメインタップのステップの数
  • 0xd0[7] でStart from Preset設定を使用する場合、TXトレーニングを続行する前に、メインタップをデクリメントしてヘッドルームを作成する必要があります。
  • デフォルトは、シミュレーションでは0、合成では0です。
 RW 0x0
7 lt_start_init リンクパートナーTXタップでのStart from Initialize条件
  • 1: Start from Initializeの条件です。
  • 0: Start from Presetの条件です。
条件を初期化すると、チャレンジングなリンク上でより安定したリンク・トレーニングを行うことができる可能性があります。デフォルトは、シミュレーションでは1、合成では0です。 		RW 0x1
6 dis_post_fine_tune リンクパートナーTXポストタップの微調整のディスエーブル
  • 1: ポストタップの微調整をディスエーブルします。
  • 0: ポストタップの微調整をイネーブルします (デフォルト)。
  • デフォルトは、シミュレーションでは1、合成では0です。
 RW 0x1
5 dis_pre_fine_tune リンクパートナーTXプリタップの微調整のディスエーブル
  • 1: プリタップの微調整をディスエーブルします。
  • 0: プリタップの微調整をイネーブルします (デフォルト)。
  • デフォルトは、シミュレーションでは1、合成では0です。
 RW 0x1
4 dis_main_train リンクパートナーTXメインタップのトレーニングのディスエーブル
  • 1: メインタップのトレーニングをディスエーブルします。
  • 0: メインタップのトレーニングをイネーブルします (デフォルト)。
0xd0[7]でStart from Presetが選択されている場合でも、リンクパートナーのメインタップは0xd0[11:8]に基づきヘッドルームに合わせて調整されます。

デフォルトは、シミュレーションでは1、合成では0です。

 RW 0x1
3 dis_post_train リンクパートナーTXポストタップのトレーニングのディスエーブル
  • 1: ポストタップのトレーニングをディスエーブルします。
  • 0: ポストタップのトレーニングをイネーブルします (デフォルト)。
デフォルトは、シミュレーションでは1、合成では0です。 		RW 0x1
2 dis_pre_train リンクパートナーTXのプリタップのトレーニングのディスエーブル
  • 1: プリタップのトレーニングをディスエーブルします。
  • 0: プリタップのトレーニングをイネーブルします (デフォルト)。
デフォルトは、シミュレーションでは1、合成では0です。 		RW 0x1
1 dis_max_wait_tmr Max Wait Timerのディスエーブル
  • 1: Max Wait Timerをディスエーブルします。
  • 0: Max Wait Timerを使用します (デフォルト)。

Max Wait Timerがディスエーブルされている場合、リンク・トレーニングは失敗しませんが、IPはLTステートに無期限に留まる可能性があります。

インテルでは、オート・ネゴシエーションなしでリンク・トレーニングを使用する場合は、このビットをイネーブルすることをお勧めします。

このビットをイネーブルすると、Link Fail Timeoutもリンク・トレーニング中は無視されます。

 RW 0x0
0 enable_link_training リンク・トレーニングのイネーブル

1: リンク・トレーニングをイネーブルします。

0: リンク・トレーニングをディスエーブルします。

 RW 0x1
レベル 2 の表題