Nios® Vプロセッサー・リファレンス・マニュアル

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ID 683632
日付 12/11/2023
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. Nios® V/cプロセッサー 3. Nios® V/mプロセッサ 4. Nios® V/gプロセッサ 5. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ 6. Nios® V ユーザーガイド改訂履歴
1. 概要 x
1.1. インテル® Quartus® Prime ソフトウェアのサポート
2. Nios® V/cプロセッサー x
2.1. プロセッサーのパフォーマンス・ベンチマーク 2.2. プロセッサーのパイプライン 2.3. プロセッサ・アーキテクチャー 2.4. プログラミング・モデル 2.5. コアの実装
2.3. プロセッサ・アーキテクチャー x
2.3.1. 汎用レジスターファイル 2.3.2. 演算ロジック・ユニット 2.3.3. リセット信号とデバッグ信号 2.3.4. メモリーおよびI/O の構成 2.3.5. 誤り訂正コード (ECC) のサポート
2.3.4. メモリーおよびI/O の構成 x
2.3.4.1. 命令バスおよびデータ・バス 2.3.4.2. アドレス・マップ
2.3.4.1. 命令バスおよびデータ・バス x
2.3.4.1.1. 命令マネージャー・ポート 2.3.4.1.2. データ・マネージャー・ポート
2.4. プログラミング・モデル x
2.4.1. 特権レベル
2.4.1. 特権レベル x
2.4.1.1. マシンモード (M モード)
2.5. コアの実装 x
2.5.1. インストラクション・セット・シミュレータ
3. Nios® V/mプロセッサ x
3.1. プロセッサーのパフォーマンス・ベンチマーク 3.2. プロセッサーのパイプライン 3.3. プロセッサ・アーキテクチャー 3.4. プログラミング・モデル 3.5. コアの実装
3.1. プロセッサーのパフォーマンス・ベンチマーク x
3.1.1. パイプラインあり 3.1.2. パイプラインなし
3.2. プロセッサーのパイプライン x
3.2.1. パイプラインアーキテクチャ 3.2.2. 非パイプラインアーキテクチャ
3.3. プロセッサ・アーキテクチャー x
3.3.1. 汎用レジスターファイル 3.3.2. 算術論理演算装置 3.3.3. リセット信号とデバッグ信号 3.3.4. コントロール・ステータス・レジスター 3.3.5. 例外コントローラー 3.3.6. 割り込みコントローラー 3.3.7. メモリーおよびI/Oの構成 3.3.8. RISC-Vベースのデバッグモジュール 3.3.9. 誤り訂正コード (ECC) のサポート
3.3.6. 割り込みコントローラー x
3.3.6.1. タイマーおよびソフトウェア割り込みモジュール
3.3.7. メモリーおよびI/Oの構成 x
3.3.7.1. 命令バスおよびデータバス 3.3.7.2. アドレス・マップ
3.3.7.1. 命令バスおよびデータバス x
3.3.7.1.1. 命令マネージャー・ポート 3.3.7.1.2. データ・マネージャー・ポート
3.3.8. RISC-Vベースのデバッグモジュール x
3.3.8.1. デバッグモード 3.3.8.2. デバッグモジュールからの停止 3.3.8.3. トリガー 3.3.8.4. デバッグモードの抽象コマンド 3.3.8.5. 簡単なソフトウェア・インターフェイス
3.4. プログラミング・モデル x
3.4.1. 特権レベル 3.4.2. Control and Status register (CSR) の動作
3.4.1. 特権レベル x
3.4.1.1. マシンモード (Mモード) 3.4.1.2. デバッグモード (Dモード)
3.4.2. Control and Status register (CSR) の動作 x
3.4.2.1. コントロールおよびステータスレジスターへのアクセス
3.5. コアの実装 x
3.5.1. 命令セットのリファレンス
4. Nios® V/gプロセッサ x
4.1. プロセッサーのパフォーマンス・ベンチマーク 4.2. プロセッサーのパイプライン 4.3. プロセッサーのアーキテクチャー 4.4. プログラミング・モデル 4.5. コアの実装
4.3. プロセッサーのアーキテクチャー x
4.3.1. 汎用レジスターファイル 4.3.2. 算術論理演算装置 4.3.3. 乗除算ユニット 4.3.4. 浮動小数点ユニット 4.3.5. カスタム命令 4.3.6. リセット信号とデバッグ信号 4.3.7. コントロール・ステータス・レジスター 4.3.8. 例外コントローラー 4.3.9. 割り込みコントローラー 4.3.10. メモリーおよびI/Oの構成 4.3.11. RISC-Vベースのデバッグモジュール 4.3.12. 誤り訂正コード (ECC) のサポート
4.3.4. 浮動小数点ユニット x
4.3.4.1. IEEE 754 例外条件 4.3.4.2. Floating Point Functions
4.3.4.2. Floating Point Functions x
4.3.4.2.1. Floating Point Functions
4.3.9. 割り込みコントローラー x
4.3.9.1. タイマーおよびソフトウェア割り込みモジュール
4.3.10. メモリーおよびI/Oの構成 x
4.3.10.1. 命令バスおよびデータバス 4.3.10.2. アドレスマップ 4.3.10.3. キャッシュメモリー 4.3.10.4. 密結合メモリー
4.3.10.1. 命令バスおよびデータバス x
4.3.10.1.1. 命令マネージャー・ポート 4.3.10.1.2. データ・マネージャー・ポート
4.3.10.3. キャッシュメモリー x
4.3.10.3.1. 命令キャッシュ 4.3.10.3.2. データキャッシュ 4.3.10.3.3. コンフィグレーション可能なキャッシュメモリー 4.3.10.3.4. キャッシュのバイパス (ペリフェラル領域) 4.3.10.3.5. キャッシュメモリを効果的に使用する
4.3.10.4. 密結合メモリー x
4.3.10.4.1. キャッシュおよび密結合メモリー 4.3.10.4.2. 密結合メモリーへのアクセス 4.3.10.4.3. Nios II 密結合メモリの使用に関するチュートリアル
4.3.11. RISC-Vベースのデバッグモジュール x
4.3.11.1. デバッグモード 4.3.11.2. デバッグモジュールからの停止 4.3.11.3. トリガー 4.3.11.4. デバッグモードの抽象コマンド 4.3.11.5. 簡単なソフトウェア・インターフェイス
4.4. プログラミング・モデル x
4.4.1. 特権レベル 4.4.2. Control and Status register (CSR) の動作
4.4.1. 特権レベル x
4.4.1.1. マシンモード (Mモード) 4.4.1.2. デバッグモード (Dモード)
4.4.2. Control and Status register (CSR) の動作 x
4.4.2.1. コントロールおよびステータスレジスターへのアクセス
4.5. コアの実装 x
4.5.1. 命令セットのリファレンス
1. 概要
2. Nios® V/cプロセッサー
3. Nios® V/mプロセッサ
4. Nios® V/gプロセッサ
5. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ
6. Nios® V ユーザーガイド改訂履歴

2.2. プロセッサーのパイプライン

の Nios® V/c プロセッサは非パイプライン データパスをサポートします。

表 6.  プロセッサーのパイプライン・ステージ
ステージ 指示的意味 関数
F 命令フェッチ レジスターファイル読み出しのプリデコード
D 命令デコード
  • 命令をデコードする
  • レジスターファイル読み出しデータが使用可能
  • 危険の解決とデータ転送
E 命令の実行
  • ALU演算
  • メモリーアドレス計算
  • 分岐解決
  • CSR読み出し/書き込み
M メモリ
  • メモリーとマルチサイクル動作
  • レジスターファイル書き込み
  • 次のPCロジック
  • 分岐リダイレクト

Nios® Vプロセッサーによる汎用レジスターファイルの実装には、M20Kメモリーブロックが使われます。プロセッサーでは、1処理サイクルかけてM20Kの位置からの読み出しを行います。つまり、Fステージでレジスターファイルの読み出しが開始され、汎用レジスター値はDステージで使用可能になります。

プロセッサ データパスでは、いつでも 1 つの命令を使用できます。命令は、ストールすることなく F ステージから M ステージに流れます。命令および関連する制御ロジックは、D ステージ、E ステージ、および M ステージ中に登録されます。

プロセッサは、M ステージ中に次の命令を要求します。

  • シングルサイクル命令の場合、プロセッサはシングルサイクル命令が M ステージに入るとすぐにリクエストを作成します。
  • マルチサイクル命令の場合、プロセッサはマルチサイクル命令が完了するとすぐにリクエストを作成します。
レベル 2 の表題