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4.3.10.3. キャッシュメモリー
Nios® V/gプロセッサーのアーキテクチャーでのキャッシュメモリーのサポートは、命令マネージャー・ポート (命令キャッシュ) とデータ・マネージャー・ポート (データキャッシュ) の両方で対応しています。キャッシュメモリーにより、プログラムやデータの格納にSDRAMなどの低速オフチップメモリーを使用する Nios® V/gプロセッサー・システムの平均メモリーアクセス時間が短縮されます。
プロセッサー・コアは、32ビットAXI-4インターフェイスを介してキャッシュに接続します。そのため、バーストがイネーブルされます。命令キャッシュとデータキャッシュは、実行時に常にイネーブルされます。しかし、ソフトウェアによりデータキャッシュをバイパスして、ペリフェラルのアクセスによってキャッシュされたデータが返されないようにすることができます。ソフトウェアはキャッシュ管理とキャッシュ一貫性を処理します。 Nios® V/g命令セットには、キャッシュ管理の命令が用意されています。
ビットフィールド | |||||||||||||||
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31 | 30 | 29 | 28 | 27 | 26 | 25 | 24 | 23 | 22 | 21 | 20 | 19 | 18 | 17 | 16 |
tag | |||||||||||||||
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