Nios® Vプロセッサー・リファレンス・マニュアル

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ID 683632
日付 12/11/2023
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. Nios® V/cプロセッサー 3. Nios® V/mプロセッサ 4. Nios® V/gプロセッサ 5. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ 6. Nios® V ユーザーガイド改訂履歴
1. 概要 x
1.1. インテル® Quartus® Prime ソフトウェアのサポート
2. Nios® V/cプロセッサー x
2.1. プロセッサーのパフォーマンス・ベンチマーク 2.2. プロセッサーのパイプライン 2.3. プロセッサ・アーキテクチャー 2.4. プログラミング・モデル 2.5. コアの実装
2.3. プロセッサ・アーキテクチャー x
2.3.1. 汎用レジスターファイル 2.3.2. 演算ロジック・ユニット 2.3.3. リセット信号とデバッグ信号 2.3.4. メモリーおよびI/O の構成 2.3.5. 誤り訂正コード (ECC) のサポート
2.3.4. メモリーおよびI/O の構成 x
2.3.4.1. 命令バスおよびデータ・バス 2.3.4.2. アドレス・マップ
2.3.4.1. 命令バスおよびデータ・バス x
2.3.4.1.1. 命令マネージャー・ポート 2.3.4.1.2. データ・マネージャー・ポート
2.4. プログラミング・モデル x
2.4.1. 特権レベル
2.4.1. 特権レベル x
2.4.1.1. マシンモード (M モード)
2.5. コアの実装 x
2.5.1. インストラクション・セット・シミュレータ
3. Nios® V/mプロセッサ x
3.1. プロセッサーのパフォーマンス・ベンチマーク 3.2. プロセッサーのパイプライン 3.3. プロセッサ・アーキテクチャー 3.4. プログラミング・モデル 3.5. コアの実装
3.1. プロセッサーのパフォーマンス・ベンチマーク x
3.1.1. パイプラインあり 3.1.2. パイプラインなし
3.2. プロセッサーのパイプライン x
3.2.1. パイプラインアーキテクチャ 3.2.2. 非パイプラインアーキテクチャ
3.3. プロセッサ・アーキテクチャー x
3.3.1. 汎用レジスターファイル 3.3.2. 算術論理演算装置 3.3.3. リセット信号とデバッグ信号 3.3.4. コントロール・ステータス・レジスター 3.3.5. 例外コントローラー 3.3.6. 割り込みコントローラー 3.3.7. メモリーおよびI/Oの構成 3.3.8. RISC-Vベースのデバッグモジュール 3.3.9. 誤り訂正コード (ECC) のサポート
3.3.6. 割り込みコントローラー x
3.3.6.1. タイマーおよびソフトウェア割り込みモジュール
3.3.7. メモリーおよびI/Oの構成 x
3.3.7.1. 命令バスおよびデータバス 3.3.7.2. アドレス・マップ
3.3.7.1. 命令バスおよびデータバス x
3.3.7.1.1. 命令マネージャー・ポート 3.3.7.1.2. データ・マネージャー・ポート
3.3.8. RISC-Vベースのデバッグモジュール x
3.3.8.1. デバッグモード 3.3.8.2. デバッグモジュールからの停止 3.3.8.3. トリガー 3.3.8.4. デバッグモードの抽象コマンド 3.3.8.5. 簡単なソフトウェア・インターフェイス
3.4. プログラミング・モデル x
3.4.1. 特権レベル 3.4.2. Control and Status register (CSR) の動作
3.4.1. 特権レベル x
3.4.1.1. マシンモード (Mモード) 3.4.1.2. デバッグモード (Dモード)
3.4.2. Control and Status register (CSR) の動作 x
3.4.2.1. コントロールおよびステータスレジスターへのアクセス
3.5. コアの実装 x
3.5.1. 命令セットのリファレンス
4. Nios® V/gプロセッサ x
4.1. プロセッサーのパフォーマンス・ベンチマーク 4.2. プロセッサーのパイプライン 4.3. プロセッサーのアーキテクチャー 4.4. プログラミング・モデル 4.5. コアの実装
4.3. プロセッサーのアーキテクチャー x
4.3.1. 汎用レジスターファイル 4.3.2. 算術論理演算装置 4.3.3. 乗除算ユニット 4.3.4. 浮動小数点ユニット 4.3.5. カスタム命令 4.3.6. リセット信号とデバッグ信号 4.3.7. コントロール・ステータス・レジスター 4.3.8. 例外コントローラー 4.3.9. 割り込みコントローラー 4.3.10. メモリーおよびI/Oの構成 4.3.11. RISC-Vベースのデバッグモジュール 4.3.12. 誤り訂正コード (ECC) のサポート
4.3.4. 浮動小数点ユニット x
4.3.4.1. IEEE 754 例外条件 4.3.4.2. Floating Point Functions
4.3.4.2. Floating Point Functions x
4.3.4.2.1. Floating Point Functions
4.3.9. 割り込みコントローラー x
4.3.9.1. タイマーおよびソフトウェア割り込みモジュール
4.3.10. メモリーおよびI/Oの構成 x
4.3.10.1. 命令バスおよびデータバス 4.3.10.2. アドレスマップ 4.3.10.3. キャッシュメモリー 4.3.10.4. 密結合メモリー
4.3.10.1. 命令バスおよびデータバス x
4.3.10.1.1. 命令マネージャー・ポート 4.3.10.1.2. データ・マネージャー・ポート
4.3.10.3. キャッシュメモリー x
4.3.10.3.1. 命令キャッシュ 4.3.10.3.2. データキャッシュ 4.3.10.3.3. コンフィグレーション可能なキャッシュメモリー 4.3.10.3.4. キャッシュのバイパス (ペリフェラル領域) 4.3.10.3.5. キャッシュメモリを効果的に使用する
4.3.10.4. 密結合メモリー x
4.3.10.4.1. キャッシュおよび密結合メモリー 4.3.10.4.2. 密結合メモリーへのアクセス 4.3.10.4.3. Nios II 密結合メモリの使用に関するチュートリアル
4.3.11. RISC-Vベースのデバッグモジュール x
4.3.11.1. デバッグモード 4.3.11.2. デバッグモジュールからの停止 4.3.11.3. トリガー 4.3.11.4. デバッグモードの抽象コマンド 4.3.11.5. 簡単なソフトウェア・インターフェイス
4.4. プログラミング・モデル x
4.4.1. 特権レベル 4.4.2. Control and Status register (CSR) の動作
4.4.1. 特権レベル x
4.4.1.1. マシンモード (Mモード) 4.4.1.2. デバッグモード (Dモード)
4.4.2. Control and Status register (CSR) の動作 x
4.4.2.1. コントロールおよびステータスレジスターへのアクセス
4.5. コアの実装 x
4.5.1. 命令セットのリファレンス
1. 概要
2. Nios® V/cプロセッサー
3. Nios® V/mプロセッサ
4. Nios® V/gプロセッサ
5. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ
6. Nios® V ユーザーガイド改訂履歴

4.1. プロセッサーのパフォーマンス・ベンチマーク

表 67.   インテル FPGAデバイスにおける Nios® V/gプロセッサーのパフォーマンス・ベンチマーク ( インテル® Quartus® Primeプロ・エディション開発ソフトウェアの場合)
使用するFPGA fMAX (MHz) ロジックサイズ (ALM) アーキテクチャー・パフォーマンス
DMIPS/MHz Ratio CoreMark/MHz比
インテル® Cyclone® 10 236 1834 0.942 1.487
インテル® Arria® 10 240 1837
インテル® Stratix® 10 275 2045
Intel Agilex® 7 334 1989
表 68.  ベンチマーク・パラメーター ( インテル® Quartus® Primeプロ・エディション開発ソフトウェアの場合)
パラメーター 設定/説明
インテル® Quartus® Primeシード 最大パフォーマンス結果は、 インテル® Quartus® Primeプロ・エディション開発ソフトウェアのバージョン23.4からの10シードスイープに基づいています。
Device speed grade 各インテルFPGAデバイスファミリーの最速スピードグレード
定義されたペリフェラル
  • Nios® V/g プロセッサ コア (デバッグ モジュール、内部タイマー、浮動小数点ユニット、4 KB 命令キャッシュ、および 4 KB データ キャッシュなし)。
  • 命令およびデータバス用128KBオンチップメモリー
  • JTAG UART Intel® FPGA IP
  • インターバル・タイマー・コア
ツールチェーン Version
  • riscv32-unknown-elf-gcc (GCC) バージョン12.1.0
  • CMakeバージョン: 3.27.1
コンパイラーのコンフィグレーション
  • コンパイラー・フラグ: -03
  • アセンブラーのオプション: -Wa -gdwarf2
  • コンパイルのオプション: -Wall -Wformat-security -march=rv32im_zicbom -mabi=ilp32
インテルでは、最大パフォーマンス・ベンチマーク (fMAX) とロジック・サイズ・ベンチマークに同じ インテル® Quartus® Primeデザイン例を使用しています。ただし、コンパイラーの設定は、各ベンチマークで異なります。
  • fMAXベンチマーク: superior_performance_optimized_placement_effort
  • ロジック・サイズ・ベンチマーク: area_aggressive
注: 実際の結果は、 インテル® Quartus® Prime開発ソフトウェアのバージョン、 Nios® Vプロセッサーのバージョン、コンパイラーのバージョン、ターゲットデバイス、およびプロセッサーのコンフィグレーションによって若干異なります。さらに、システム・ロジック・デザインを変更すると、パフォーマンスとLEの使用率が変わる場合があります。すべての結果は、プラットフォーム・デザイナー・ツールを使用してビルドしたデザインから生成されています。
表 69.   インテル FPGAデバイスにおける Nios® V/gプロセッサーのパフォーマンス・ベンチマーク ( インテル® Quartus® Prime スタンダード・エディション開発ソフトウェアの場合)
使用するFPGA fMAX (MHz) ロジックサイズ アーキテクチャー・パフォーマンス
DMIPS/MHz Ratio CoreMark/MHz比
インテル® Cyclone® IV E 81 4316 (LE) 0.942 1.49
インテル® Cyclone® V 117 1886 (ALM)
インテル® Arria® V 121 1917 (ALM)
インテル® Arria® V GZ 211 1859 (ALM)
インテル® Stratix® V 231 1853 (ALM)
インテル® Cyclone® 10 LP 93 4174 (LE)
インテル® Arria® 10 239 1818 (ALM)
インテル® MAX® 10 91 4199 (LE)
表 70.  ベンチマーク・パラメーター ( インテル® Quartus® Prime スタンダード・エディション開発ソフトウェアの場合)
パラメーター 設定/説明
インテル® Quartus® Primeシード 最大パフォーマンス結果は、 インテル® Quartus® Prime スタンダード・エディション開発ソフトウェアのバージョン23.1からの10シードスイープに基づいています。
Device speed grade 各インテルFPGAデバイスファミリーの最速スピードグレード
定義されたペリフェラル
  • Nios® V/g プロセッサ コア (デバッグ モジュール、内部タイマー、浮動小数点ユニット、4 KB 命令キャッシュ、および 4 KB データ キャッシュなし)。
  • 命令およびデータバス用128KBオンチップメモリー
  • JTAG UART Intel® FPGA IP
  • インターバル・タイマー・コア
ツールチェーン Version
  • riscv32-unknown-elf-gcc (GCC) バージョン12.1.0
  • CMakeバージョン: 3.27.1
コンパイラーのコンフィグレーション
  • コンパイラー・フラグ: -03
  • アセンブラーのオプション: -Wa -gdwarf2
  • コンパイルのオプション: -Wall -Wformat-security -march=rv32im_zicbom -mabi=ilp32

インテルも同じものを使用しています インテル® Quartus® Prime 最大パフォーマンス ベンチマーク (fMAX) とロジック サイズ ベンチマークの設計例。コンパイラの設定は次のとおりです。

  • Superior Performance with Maximum Placement Effort
  • 高いパフォーマンスへの取り組み で インテル® Quartus® Prime スタンダード・エディション ソフトウェア。
注: 実際の結果は、 インテル® Quartus® Prime開発ソフトウェアのバージョン、 Nios® Vプロセッサーのバージョン、コンパイラーのバージョン、ターゲットデバイス、およびプロセッサーのコンフィグレーションによって若干異なります。さらに、システム・ロジック・デザインを変更すると、パフォーマンスとLEの使用率が変わる場合があります。すべての結果は、プラットフォーム・デザイナー・ツールを使用してビルドしたデザインから生成されています。
レベル 2 の表題