Nios® Vプロセッサー・リファレンス・マニュアル

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ID 683632
日付 12/11/2023
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. Nios® V/cプロセッサー 3. Nios® V/mプロセッサ 4. Nios® V/gプロセッサ 5. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ 6. Nios® V ユーザーガイド改訂履歴
1. 概要 x
1.1. インテル® Quartus® Prime ソフトウェアのサポート
2. Nios® V/cプロセッサー x
2.1. プロセッサーのパフォーマンス・ベンチマーク 2.2. プロセッサーのパイプライン 2.3. プロセッサ・アーキテクチャー 2.4. プログラミング・モデル 2.5. コアの実装
2.3. プロセッサ・アーキテクチャー x
2.3.1. 汎用レジスターファイル 2.3.2. 演算ロジック・ユニット 2.3.3. リセット信号とデバッグ信号 2.3.4. メモリーおよびI/O の構成 2.3.5. 誤り訂正コード (ECC) のサポート
2.3.4. メモリーおよびI/O の構成 x
2.3.4.1. 命令バスおよびデータ・バス 2.3.4.2. アドレス・マップ
2.3.4.1. 命令バスおよびデータ・バス x
2.3.4.1.1. 命令マネージャー・ポート 2.3.4.1.2. データ・マネージャー・ポート
2.4. プログラミング・モデル x
2.4.1. 特権レベル
2.4.1. 特権レベル x
2.4.1.1. マシンモード (M モード)
2.5. コアの実装 x
2.5.1. インストラクション・セット・シミュレータ
3. Nios® V/mプロセッサ x
3.1. プロセッサーのパフォーマンス・ベンチマーク 3.2. プロセッサーのパイプライン 3.3. プロセッサ・アーキテクチャー 3.4. プログラミング・モデル 3.5. コアの実装
3.1. プロセッサーのパフォーマンス・ベンチマーク x
3.1.1. パイプラインあり 3.1.2. パイプラインなし
3.2. プロセッサーのパイプライン x
3.2.1. パイプラインアーキテクチャ 3.2.2. 非パイプラインアーキテクチャ
3.3. プロセッサ・アーキテクチャー x
3.3.1. 汎用レジスターファイル 3.3.2. 算術論理演算装置 3.3.3. リセット信号とデバッグ信号 3.3.4. コントロール・ステータス・レジスター 3.3.5. 例外コントローラー 3.3.6. 割り込みコントローラー 3.3.7. メモリーおよびI/Oの構成 3.3.8. RISC-Vベースのデバッグモジュール 3.3.9. 誤り訂正コード (ECC) のサポート
3.3.6. 割り込みコントローラー x
3.3.6.1. タイマーおよびソフトウェア割り込みモジュール
3.3.7. メモリーおよびI/Oの構成 x
3.3.7.1. 命令バスおよびデータバス 3.3.7.2. アドレス・マップ
3.3.7.1. 命令バスおよびデータバス x
3.3.7.1.1. 命令マネージャー・ポート 3.3.7.1.2. データ・マネージャー・ポート
3.3.8. RISC-Vベースのデバッグモジュール x
3.3.8.1. デバッグモード 3.3.8.2. デバッグモジュールからの停止 3.3.8.3. トリガー 3.3.8.4. デバッグモードの抽象コマンド 3.3.8.5. 簡単なソフトウェア・インターフェイス
3.4. プログラミング・モデル x
3.4.1. 特権レベル 3.4.2. Control and Status register (CSR) の動作
3.4.1. 特権レベル x
3.4.1.1. マシンモード (Mモード) 3.4.1.2. デバッグモード (Dモード)
3.4.2. Control and Status register (CSR) の動作 x
3.4.2.1. コントロールおよびステータスレジスターへのアクセス
3.5. コアの実装 x
3.5.1. 命令セットのリファレンス
4. Nios® V/gプロセッサ x
4.1. プロセッサーのパフォーマンス・ベンチマーク 4.2. プロセッサーのパイプライン 4.3. プロセッサーのアーキテクチャー 4.4. プログラミング・モデル 4.5. コアの実装
4.3. プロセッサーのアーキテクチャー x
4.3.1. 汎用レジスターファイル 4.3.2. 算術論理演算装置 4.3.3. 乗除算ユニット 4.3.4. 浮動小数点ユニット 4.3.5. カスタム命令 4.3.6. リセット信号とデバッグ信号 4.3.7. コントロール・ステータス・レジスター 4.3.8. 例外コントローラー 4.3.9. 割り込みコントローラー 4.3.10. メモリーおよびI/Oの構成 4.3.11. RISC-Vベースのデバッグモジュール 4.3.12. 誤り訂正コード (ECC) のサポート
4.3.4. 浮動小数点ユニット x
4.3.4.1. IEEE 754 例外条件 4.3.4.2. Floating Point Functions
4.3.4.2. Floating Point Functions x
4.3.4.2.1. Floating Point Functions
4.3.9. 割り込みコントローラー x
4.3.9.1. タイマーおよびソフトウェア割り込みモジュール
4.3.10. メモリーおよびI/Oの構成 x
4.3.10.1. 命令バスおよびデータバス 4.3.10.2. アドレスマップ 4.3.10.3. キャッシュメモリー 4.3.10.4. 密結合メモリー
4.3.10.1. 命令バスおよびデータバス x
4.3.10.1.1. 命令マネージャー・ポート 4.3.10.1.2. データ・マネージャー・ポート
4.3.10.3. キャッシュメモリー x
4.3.10.3.1. 命令キャッシュ 4.3.10.3.2. データキャッシュ 4.3.10.3.3. コンフィグレーション可能なキャッシュメモリー 4.3.10.3.4. キャッシュのバイパス (ペリフェラル領域) 4.3.10.3.5. キャッシュメモリを効果的に使用する
4.3.10.4. 密結合メモリー x
4.3.10.4.1. キャッシュおよび密結合メモリー 4.3.10.4.2. 密結合メモリーへのアクセス 4.3.10.4.3. Nios II 密結合メモリの使用に関するチュートリアル
4.3.11. RISC-Vベースのデバッグモジュール x
4.3.11.1. デバッグモード 4.3.11.2. デバッグモジュールからの停止 4.3.11.3. トリガー 4.3.11.4. デバッグモードの抽象コマンド 4.3.11.5. 簡単なソフトウェア・インターフェイス
4.4. プログラミング・モデル x
4.4.1. 特権レベル 4.4.2. Control and Status register (CSR) の動作
4.4.1. 特権レベル x
4.4.1.1. マシンモード (Mモード) 4.4.1.2. デバッグモード (Dモード)
4.4.2. Control and Status register (CSR) の動作 x
4.4.2.1. コントロールおよびステータスレジスターへのアクセス
4.5. コアの実装 x
4.5.1. 命令セットのリファレンス
1. 概要
2. Nios® V/cプロセッサー
3. Nios® V/mプロセッサ
4. Nios® V/gプロセッサ
5. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ
6. Nios® V ユーザーガイド改訂履歴

4.3.10.3.4. キャッシュのバイパス (ペリフェラル領域)

Nios® V/gのアーキテクチャーには、キャッシュをバイパスするためのペリフェラル領域が2つあります。 Nios® V/gコアでは、オプションで、キャッシュ可能性を示すペリフェラル領域のメカニズムをサポートします。プラットフォーム・デザイナーでペリフェラル領域のキャッシュ機能メカニズムを使用すると、キャッシュ不可能なアドレス空間の領域を指定できます。ペリフェラル領域は、2バイトの整数乗 (最小64キロバイトから最大2ギガバイト) です。また、ペリフェラル領域のサイズに揃えられたベースアドレスに配置する必要があります。ペリフェラル領域は、MMUが存在しない限りは使用できます。
注: Nios® Vプロセッサーのデバッグモジュールまたはタイマーモジュールへのあらゆるアクセスはキャッシュ不可能です。
注: Nios® V/gプロセッサーによって駆動されるペリフェラルは、定義済みのペリフェラル領域内に配置します。これにより、標準デザインの実装で必要とされるキャッシュバイパスを実現します。
レベル 2 の表題