Nios® Vプロセッサー・リファレンス・マニュアル

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ID 683632
日付 12/11/2023
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. Nios® V/cプロセッサー 3. Nios® V/mプロセッサ 4. Nios® V/gプロセッサ 5. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ 6. Nios® V ユーザーガイド改訂履歴
1. 概要 x
1.1. インテル® Quartus® Prime ソフトウェアのサポート
2. Nios® V/cプロセッサー x
2.1. プロセッサーのパフォーマンス・ベンチマーク 2.2. プロセッサーのパイプライン 2.3. プロセッサ・アーキテクチャー 2.4. プログラミング・モデル 2.5. コアの実装
2.3. プロセッサ・アーキテクチャー x
2.3.1. 汎用レジスターファイル 2.3.2. 演算ロジック・ユニット 2.3.3. リセット信号とデバッグ信号 2.3.4. メモリーおよびI/O の構成 2.3.5. 誤り訂正コード (ECC) のサポート
2.3.4. メモリーおよびI/O の構成 x
2.3.4.1. 命令バスおよびデータ・バス 2.3.4.2. アドレス・マップ
2.3.4.1. 命令バスおよびデータ・バス x
2.3.4.1.1. 命令マネージャー・ポート 2.3.4.1.2. データ・マネージャー・ポート
2.4. プログラミング・モデル x
2.4.1. 特権レベル
2.4.1. 特権レベル x
2.4.1.1. マシンモード (M モード)
2.5. コアの実装 x
2.5.1. インストラクション・セット・シミュレータ
3. Nios® V/mプロセッサ x
3.1. プロセッサーのパフォーマンス・ベンチマーク 3.2. プロセッサーのパイプライン 3.3. プロセッサ・アーキテクチャー 3.4. プログラミング・モデル 3.5. コアの実装
3.1. プロセッサーのパフォーマンス・ベンチマーク x
3.1.1. パイプラインあり 3.1.2. パイプラインなし
3.2. プロセッサーのパイプライン x
3.2.1. パイプラインアーキテクチャ 3.2.2. 非パイプラインアーキテクチャ
3.3. プロセッサ・アーキテクチャー x
3.3.1. 汎用レジスターファイル 3.3.2. 算術論理演算装置 3.3.3. リセット信号とデバッグ信号 3.3.4. コントロール・ステータス・レジスター 3.3.5. 例外コントローラー 3.3.6. 割り込みコントローラー 3.3.7. メモリーおよびI/Oの構成 3.3.8. RISC-Vベースのデバッグモジュール 3.3.9. 誤り訂正コード (ECC) のサポート
3.3.6. 割り込みコントローラー x
3.3.6.1. タイマーおよびソフトウェア割り込みモジュール
3.3.7. メモリーおよびI/Oの構成 x
3.3.7.1. 命令バスおよびデータバス 3.3.7.2. アドレス・マップ
3.3.7.1. 命令バスおよびデータバス x
3.3.7.1.1. 命令マネージャー・ポート 3.3.7.1.2. データ・マネージャー・ポート
3.3.8. RISC-Vベースのデバッグモジュール x
3.3.8.1. デバッグモード 3.3.8.2. デバッグモジュールからの停止 3.3.8.3. トリガー 3.3.8.4. デバッグモードの抽象コマンド 3.3.8.5. 簡単なソフトウェア・インターフェイス
3.4. プログラミング・モデル x
3.4.1. 特権レベル 3.4.2. Control and Status register (CSR) の動作
3.4.1. 特権レベル x
3.4.1.1. マシンモード (Mモード) 3.4.1.2. デバッグモード (Dモード)
3.4.2. Control and Status register (CSR) の動作 x
3.4.2.1. コントロールおよびステータスレジスターへのアクセス
3.5. コアの実装 x
3.5.1. 命令セットのリファレンス
4. Nios® V/gプロセッサ x
4.1. プロセッサーのパフォーマンス・ベンチマーク 4.2. プロセッサーのパイプライン 4.3. プロセッサーのアーキテクチャー 4.4. プログラミング・モデル 4.5. コアの実装
4.3. プロセッサーのアーキテクチャー x
4.3.1. 汎用レジスターファイル 4.3.2. 算術論理演算装置 4.3.3. 乗除算ユニット 4.3.4. 浮動小数点ユニット 4.3.5. カスタム命令 4.3.6. リセット信号とデバッグ信号 4.3.7. コントロール・ステータス・レジスター 4.3.8. 例外コントローラー 4.3.9. 割り込みコントローラー 4.3.10. メモリーおよびI/Oの構成 4.3.11. RISC-Vベースのデバッグモジュール 4.3.12. 誤り訂正コード (ECC) のサポート
4.3.4. 浮動小数点ユニット x
4.3.4.1. IEEE 754 例外条件 4.3.4.2. Floating Point Functions
4.3.4.2. Floating Point Functions x
4.3.4.2.1. Floating Point Functions
4.3.9. 割り込みコントローラー x
4.3.9.1. タイマーおよびソフトウェア割り込みモジュール
4.3.10. メモリーおよびI/Oの構成 x
4.3.10.1. 命令バスおよびデータバス 4.3.10.2. アドレスマップ 4.3.10.3. キャッシュメモリー 4.3.10.4. 密結合メモリー
4.3.10.1. 命令バスおよびデータバス x
4.3.10.1.1. 命令マネージャー・ポート 4.3.10.1.2. データ・マネージャー・ポート
4.3.10.3. キャッシュメモリー x
4.3.10.3.1. 命令キャッシュ 4.3.10.3.2. データキャッシュ 4.3.10.3.3. コンフィグレーション可能なキャッシュメモリー 4.3.10.3.4. キャッシュのバイパス (ペリフェラル領域) 4.3.10.3.5. キャッシュメモリを効果的に使用する
4.3.10.4. 密結合メモリー x
4.3.10.4.1. キャッシュおよび密結合メモリー 4.3.10.4.2. 密結合メモリーへのアクセス 4.3.10.4.3. Nios II 密結合メモリの使用に関するチュートリアル
4.3.11. RISC-Vベースのデバッグモジュール x
4.3.11.1. デバッグモード 4.3.11.2. デバッグモジュールからの停止 4.3.11.3. トリガー 4.3.11.4. デバッグモードの抽象コマンド 4.3.11.5. 簡単なソフトウェア・インターフェイス
4.4. プログラミング・モデル x
4.4.1. 特権レベル 4.4.2. Control and Status register (CSR) の動作
4.4.1. 特権レベル x
4.4.1.1. マシンモード (Mモード) 4.4.1.2. デバッグモード (Dモード)
4.4.2. Control and Status register (CSR) の動作 x
4.4.2.1. コントロールおよびステータスレジスターへのアクセス
4.5. コアの実装 x
4.5.1. 命令セットのリファレンス
1. 概要
2. Nios® V/cプロセッサー
3. Nios® V/mプロセッサ
4. Nios® V/gプロセッサ
5. Nios Vプロセッサー・リファレンス・マニュアルのアーカイブ
6. Nios® V ユーザーガイド改訂履歴

4.4.2.1. コントロールおよびステータスレジスターへのアクセス

各 CSR レジスタの値によって、CSR の状態が決まります。 Nios® V/g プロセッサー。フィールドの説明は RISC-V 仕様に基づいています。

表 97.  浮動小数点 CSR レジスタのフィールドの fcsr CSR は、発生した例外フラグを保持する 32 ビットの読み取り/書き込みレジスタです。

RISC-V CSR 命令はアクセス可能 フラッグ砂 から CSR アドレス (0x001 および 0x002) をそれぞれ指定して、フィールドを個別に指定します。

アクセス時 から CSR アドレス 0x002 を使用してフィールドを個別に転送すると、丸めモードは宛先レジスタのビット [2:0] として転送されます。

RNE (000) は、サポートされる唯一の丸めモードです。他の丸めモードを書き込む から 不正な命令例外を生成します。

ビットフィールド
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
予約済み
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
予約済み

丸めモード

(から)

発生した例外 (フラグ)
000 NV DZ OF UF NX
表 98.  Statusレジスターのフィールドの mステータス register は、ハートの現在の動作状態を追跡および制御する 32 ビットの読み取り/書き込みレジスタです。
ビットフィールド
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
SD WPRI TSR TW TVM MXR 合計 MPRV XS[1:0]
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
XS[1:0] FS[1:0] MPP[1:0] WPRI SPP MPIE WPRI スパイ ユーピー mie WPRI SIE UIE

表 99.  マシン ISA レジスタのフィールド misa CSR は、ハートによってサポートされる ISA を報告する読み取り/書き込みレジスタです。
ビットフィールド
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
MXL[1:0] WLRL Extension[25:0]
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
[25..0]
表 100.  マスター割り込みイネーブルレジスターのフォーマット mieレジスターは、割り込みイネーブル ビットを含む 32 ビットの読み書き可能なレジスタです。
ビットフィールド
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
WPRI
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
WPRI MEIE WPRI SEIE UEIE MTIE WPRI STIE UTIE MSIE WPRI SSIE USIE
表 101.  マシン トラップ ハンドラのベース アドレス レジスタのフィールドの ムトベック register は、ベクトル ベース アドレス (BASE) とベクトル モード (MODE) で構成されるトラップ ベクトル構成を保持する 32 ビットの読み取り/書き込みレジスタです。
ビットフィールド
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
Base[31:2]
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Base[31:2] Mode
表 102.  マシン例外プログラム カウンター レジスタ フィールドの メパソコン register は、トラップが M モードに取り込まれたときに割り込まれた命令、または例外が発生した命令のアドレスを保持する 32 ビットの読み書き可能なレジスタです。
ビットフィールド
31 30 29 28 27 26 25 ... 6 5 4 3 2 1 0
メパソコン
表 103.  マシントラップ原因レジスタフィールド mcause register は、トラップが M モードに取り込まれたときに、トラップを引き起こしたイベントを示すコードを保持する 32 ビットの読み書き可能なレジスタです。
ビットフィールド
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
割り込み 例外コード [30:16]
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
例外コード [15:0]
表 104.  マシントラップ値レジスタフィールドの MTVAL register は、トラップが M モードに取り込まれるときにソフトウェアがトラップを処理するのを支援するために、例外固有の情報が書き込まれる 32 ビットの読み書き可能レジスタです。
ビットフィールド
31 30 29 28 27 26 25 ... 6 5 4 3 2 1 0
MTVAL
表 105.  マシン割り込み保留レジスタのフィールドの ミップ register は、保留中の割り込みに関する情報を含む 32 ビットの読み取り/書き込みレジスタです。
ビットフィールド
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
WPRI
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
WPRI メイプ WPRI SEIP UEIP MTIP WPRI スティップ UTIP MSIP WPRI SSIP USIP
表 106.  トリガー選択レジスタフィールドの 選択する register は、他のトリガー レジスタからアクセスできる現在のトリガーを選択する 32 ビットの読み取り/書き込みレジスタです。
ビットフィールド
31 30 29 28 27 26 25 ... 6 5 4 3 2 1 0
tselect
表 107.  トリガーデータ 1 (一致制御) レジスタフィールドの tdata1 (mcontrol) register は、トリガー タイプ、tdata レジスタのアクセス可能性、およびトリガーの実装に関する情報を含む 32 ビットの読み取り/書き込みレジスタです。
ビットフィールド
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
type=2 dmode maskmax hit select timing sizelo
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
action chain match m 0 s u execute store load
表 108.  トリガーデータ 2 レジスタフィールドの tdata2 register は、トリガー固有のデータを含む 32 ビットの読み取り/書き込みレジスタです。
ビットフィールド
31 30 29 28 27 26 25 … 6 5 4 3 2 1 0
tdata2
表 109.  トリガー情報レジスタのフィールドの tinfo register は、考えられる各 tdata1.type に関する情報を含む 32 ビットの読み取り専用レジスタです。
ビットフィールド
31 30 29 … 18 17 16 15 14 13 … 2 1 0
0 Info
表 110.  PMAコントロール・レジスターおよびステータス・レジスター・マップの dcsr CSR は、D モード中の情報とステータスを含む 32 ビットの読み書き可能なレジスタです。
ビットフィールド
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
debugver 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
ebreakm 0 ebreaks ebreaku stepie stopcount stoptime   0 mprven nmip step prv
表 111.  デバッグ プログラム カウンター レジスタ フィールドDモードに入ると、 dpc CSR は、次に実行される命令の仮想アドレスで更新されます。
ビットフィールド
31 30 29 28 27 26 25 ... 6 5 4 3 2 1 0
dpc
表 112.  ベンダー ID レジスタのフィールドの ムベンドリッド CSR は、コアのプロバイダーの JEDEC メーカー ID を提供する 32 ビットの読み取り専用レジスタです。
ビットフィールド
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
Bank
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Bank Offset
表 113.  アーキテクチャ ID レジスタのフィールドの マーキッド CSR は、ハートの基本マイクロアーキテクチャをエンコードする 32 ビットの読み取り専用レジスタです。
ビットフィールド
31 30 29 28 27 26 25 ... 6 5 4 3 2 1 0
アーキテクチャーID
表 114.  実装 ID レジスタのフィールドの 意地悪な CSR は、プロセッサ実装のバージョンの一意のエンコーディングを提供します。
ビットフィールド
31 30 29 28 27 26 25 ... 6 5 4 3 2 1 0
実装
表 115.  ハードウェア スレッド ID レジスタのフィールドの マルティッド CSR は、コードを実行しているハードウェア スレッドの整数 ID を含む 32 ビットの読み取り専用レジスタです。
ビットフィールド
31 30 29 28 27 26 25 ... 6 5 4 3 2 1 0
ハートID
レベル 2 の表題