インテル® Agilex™ 7 FPGA ＆ SoCデバイスの概要

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ID 683458
日付 1/10/2023
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ドキュメント目次
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1. インテル® Agilex™ 7 FPGA ＆ SoCの概要 2. インテル® Agilex™ 7 FPGA ＆ SoCファミリープラン 3. 第2世代 インテル® Hyperflex™ コア・アーキテクチャー 4. インテル® Agilex™ 7 FPGA ＆ SoCにおけるアダプティブ・ロジック・モジュール 5. インテル® Agilex™ 7 FPGA ＆ SoCにおける内部エンベデッド・メモリー 6. インテル® Agilex™ 7 FPGA ＆ SoCにおける可変精度DSP 7. インテル® Agilex™ 7 FPGA ＆ SoCにおけるコア・クロック・ネットワーク 8. インテル® Agilex™ 7 FPGA ＆ SoCにおける汎用I/O 9. インテル® Agilex™ 7 FPGA ＆ SoCにおけるI/O PLL 10. インテル® Agilex™ 7 FPGA ＆ SoCにおける外部メモリー・インターフェイス 11. インテル® Agilex™ 7 SoCにおけるハード・プロセッサー・システム 12. インテル® Agilex™ 7 FPGA ＆ SoCにおけるヘテロジニアス3D SiPトランシーバー 13. インテル® Agilex™ 7 FPGA ＆ SoCにおけるヘテロジニアス3DスタックHBM2E DRAMメモリー 14. インテル® Agilex™ 7 FPGA ＆ SoC FシリーズおよびIシリーズにおける高性能暗号ブロック 15. PCIe* を使用した インテル® Agilex™ 7 FPGA ＆ SoC向けプロトコル経由コンフィグレーション 16. インテル® Agilex™ 7 FPGA ＆ SoCにおけるデバイス・コンフィグレーションおよびSDM 17. インテル® Agilex™ 7 FPGA ＆ SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション 18. インテル® Agilex™ 7 FPGA ＆ SoCにおけるデバイス・セキュリティー 19. インテル® Agilex™ 7 FPGA ＆ SoCにおけるSEUエラー検出および訂正 20. インテル® Agilex™ 7 FPGA ＆ SoCの消費電力管理 21. インテル® Agilex™ 7 FPGA ＆ SoC向けの インテル® のソフトウェアおよびツール 22. インテル® Agilex™ 7 FPGA ＆ SoCデバイスの概要の改訂履歴
1. インテル® Agilex™ 7 FPGA ＆ SoCの概要 x
1.1. インテル® Agilex™ 7 FPGA ＆ SoCにおける主な機能およびイノベーション 1.2. インテル® Agilex™ 7 FPGA ＆ SoCのブロック図 1.3. インテル® Agilex™ 7 FPGA ＆ SoCの機能の概要 1.4. インテル® Agilex™ 7 SoCの追加機能
2. インテル® Agilex™ 7 FPGA ＆ SoCファミリープラン x
2.1. インテル® Agilex™ 7 FPGA ＆ SoC Fシリーズ 2.2. インテル® Agilex™ 7 FPGA ＆ SoC Iシリーズ 2.3. インテル® Agilex™ 7 FPGA ＆ SoC Mシリーズ 2.4. 使用可能なオプション
10. インテル® Agilex™ 7 FPGA ＆ SoCにおける外部メモリー・インターフェイス x
10.1. 外部メモリー・インターフェイスのパフォーマンス 10.2. ハード・メモリー・コントローラーの機能
12. インテル® Agilex™ 7 FPGA ＆ SoCにおけるヘテロジニアス3D SiPトランシーバー x
12.1. Eタイル・トランシーバー 12.2. Pタイル・トランシーバー 12.3. Fタイル・トランシーバー 12.4. Rタイル・トランシーバー
12.1. Eタイル・トランシーバー x
12.1.1. Eタイル・トランシーバーのPMA機能 12.1.2. Eタイル・トランシーバーのPCS機能
1. インテル® Agilex™ 7 FPGA ＆ SoCの概要
2. インテル® Agilex™ 7 FPGA ＆ SoCファミリープラン
3. 第2世代 インテル® Hyperflex™ コア・アーキテクチャー
4. インテル® Agilex™ 7 FPGA ＆ SoCにおけるアダプティブ・ロジック・モジュール
5. インテル® Agilex™ 7 FPGA ＆ SoCにおける内部エンベデッド・メモリー
6. インテル® Agilex™ 7 FPGA ＆ SoCにおける可変精度DSP
7. インテル® Agilex™ 7 FPGA ＆ SoCにおけるコア・クロック・ネットワーク
8. インテル® Agilex™ 7 FPGA ＆ SoCにおける汎用I/O
9. インテル® Agilex™ 7 FPGA ＆ SoCにおけるI/O PLL
10. インテル® Agilex™ 7 FPGA ＆ SoCにおける外部メモリー・インターフェイス
11. インテル® Agilex™ 7 SoCにおけるハード・プロセッサー・システム
12. インテル® Agilex™ 7 FPGA ＆ SoCにおけるヘテロジニアス3D SiPトランシーバー
13. インテル® Agilex™ 7 FPGA ＆ SoCにおけるヘテロジニアス3DスタックHBM2E DRAMメモリー
14. インテル® Agilex™ 7 FPGA ＆ SoC FシリーズおよびIシリーズにおける高性能暗号ブロック
15. PCIe* を使用した インテル® Agilex™ 7 FPGA ＆ SoC向けプロトコル経由コンフィグレーション
16. インテル® Agilex™ 7 FPGA ＆ SoCにおけるデバイス・コンフィグレーションおよびSDM
17. インテル® Agilex™ 7 FPGA ＆ SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション
18. インテル® Agilex™ 7 FPGA ＆ SoCにおけるデバイス・セキュリティー
19. インテル® Agilex™ 7 FPGA ＆ SoCにおけるSEUエラー検出および訂正
20. インテル® Agilex™ 7 FPGA ＆ SoCの消費電力管理
21. インテル® Agilex™ 7 FPGA ＆ SoC向けの インテル® のソフトウェアおよびツール
22. インテル® Agilex™ 7 FPGA ＆ SoCデバイスの概要の改訂履歴

19. インテル® Agilex™ 7 FPGA ＆ SoCにおけるSEUエラー検出および訂正

インテル® Agilex™ 7デバイスの特徴である堅牢なSEUエラー検出および訂正回路により、コンフィグレーションRAM (CRAM) プログラミング・ビットおよびM20Kユーザーメモリーが保護されます。

CRAMを保護するために、統合ECCを備えたパリティーチェッカー回路が連続的に動作し、シングルビットまたはダブルビット・エラーを自動訂正し、高次のマルチビット・エラーを検出します。CRAMアレイの最適化された物理レイアウトにより、ほとんどのマルチビット・アップセットが独立したシングルビットまたはダブルビット・エラーとして表示されます。そのため、CRAM ECC回路によってこうしたエラーが自動訂正されます。

ユーザーメモリーにはECC回路も統合されています。また、エラーの検出および訂正のためにレイアウトも最適化されています。

完全なSEU緩和ソリューションを提供するために、ソフトIPと インテル® Quartus® Prime開発ソフトウェアでは、SEUエラー検出および訂正ハードウェアをサポートします。次のコンポーネントによって完全なソリューションが構成されています。

  • CRAMおよびM20Kユーザー・メモリー・ブロックのハードエラー検出および訂正
  • メモリーセルの物理レイアウトを最適化し、SEUの発生確率を最小化
  • 感度処理ソフトIPにより、使用ビットまたは未使用ビットへのCRAMアップセットの影響の有無を報告
  • インテル® Quartus® Prime開発ソフトウェアのサポート付きフォールト・インジェクション・ソフトIPステートによるテスト用RAMビットの変更
  • インテル® Quartus® Prime開発ソフトウェアの階層タグ付け機能
  • SDMおよびクリティカルなオンチップのステートマシン用のトリプルモジュラー冗長性 (TMR)

さらに、 インテル® Agilex™ 7 FPGA ＆ SoCは、FinFETベースの インテル® 10nm SuperFinまたはIntel® 7 テクノロジーをベースにビルドされています。FinFETトランジスターは、従来のプレーナ型トランジスターと比較して、SEUの影響を受けにくくなっています。

レベル 2 の表題