プロセッサー・ユニット |
- クアッドコア ARM* Cortex* -A53 MPCore* プロセッサー・ユニット
- CPU周波数は最大1.4GHz
- 2.3MIPS/MHzの命令効率
- 1.4GHzでは、合計13,800MIPSのパフォーマンス
- ARM* v8-Aアーキテクチャー
- 64ビットおよび32ビット ARM* 命令の実行
- 16ビットおよび32ビットのThumb命令により、メモリー・フットプリントを30% 削減
- ARM* Jazelle* ランタイム・コンパイル・ターゲット (RCT) 実行アーキテクチャーと8ビット Java* バイトコード
- ダイナミック分岐予測を備えたスーパースカラー、可変長、アウトオブオーダー・パイプライン
- 改良版 ARM* Neon* メディア処理エンジン
- 単精度および倍精度浮動小数点ユニット
- ARM* CoreSight* デバッグおよびトレース・テクノロジー
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システムメモリー管理ユニット |
- ユニファイド・メモリー・モデルのイネーブル
- FPGAファブリックに実装されたペリフェラルへのハードウェア仮想化の拡張
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キャッシュ・コヒーレンシー・ユニット |
キャッシュに格納された共有データの変更をシステム全体に伝播し、コプロセッシング・エレメントのI/Oコヒーレンシを提供 |
キャッシュメモリー |
- L1キャッシュ:
- 32KB L1 Iキャッシュ (パリティーチェック付き)
- 32KBのL1 Dキャッシュ (ECC付き)
- パリティーチェック
- L2キャッシュ:
- 共有1MB
- 8ウェイ・セット・アソシエイティブ
- SEU保護 (TAG RAMのパリティーとデータRAMのECC付き)
- キャッシュ・ロックダウンのサポート
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オンチップメモリー |
256KBオンチップRAM |
HPS用外部SDRAMおよびフラッシュ・メモリー・インターフェイス |
ハード・メモリー・コントローラー |
- DDRサポート (最大3200Mbps)
- 40ビット (32ビット + 8ビット ECC)
- 一部のパッケージでは 72ビット (64 ビット + 8 ビット ECC) をサポート
- ECCサポート (計算、エラー訂正、ライトバック訂正、およびエラーカウンターなど)
- 個々のSDRAMバーストに対するソフトウェアでのコンフィグレーションが可能な優先度スケジューリング
- JEDEC* で規定されているすべてのタイミング・パラメーターに対する完全にプログラム可能なタイミング・パラメーターのサポート
- ハード・メモリー・コントローラーに対するマルチポート・フロントエンド (MPFE) スケジューラー・インターフェイスにより、FPGAファブリックへのインターフェイス用 AMBA* AXI QoSをサポート
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NANDフラッシュ・コントローラー |
- 記述子ベースのコントローラーを統合 (DMA搭載)
- プログラム可能なハードウェアのECCサポート
- 8ビットおよび16ビットのフラッシュデバイスのサポート
- ONFI 1.0仕様をサポート
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SD/SDIO/MMCコントローラー |
- 記述子ベースのDMAコントローラーを統合
- CE-ATAデジタルコマンドをサポート
- eMMCバージョン5.0をサポート
- 50MHzの動作周波数
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DMAコントローラー |
- 8チャネル
- 最大32個のペリフェラル・ハンドシェイク・インターフェイスのサポート
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通信インターフェイス・コントローラー |
イーサネットMAC |
- 10Mbps、100Mbps、および1Gbpsをサポートする3つのイーサネットMAC (DMA統合)
- イーサネット規格:
- IEEE 1588-2002およびIEEE 1588-2008規格 (精密ネットワーク・クロック同期)
- IEEE 802.1Q 受信フレームのVLANタグ検出
- イーサネット・インターフェイス:
- RGMIIおよびRMII外部PHYインターフェイスをサポート
- MIIおよびGMII動作モードをサポート (標準FPGA I/O経由)
- RMII動作モードをサポート (MII - RMIIアダプター使用)
- RGMII動作モードをサポート (GMII - RGMIIアダプター使用)
- SGMII動作モードをサポート (GMII - SGMIIアダプター使用)
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USB 2.0 OTG |
- USB OTGコントローラー2個 (DMA搭載)
- デュアルロール・デバイス (デバイスとホストの機能)
- 高速 (480Mbps)
- フルスピード (12Mbps)
- 低速 (1.5Mbps)
- USB 1.1 (フルスピードおよび低速) をサポート
- 記述子ベースのスキャッター・ギャザーDMAを統合
- 外部ULPI PHYのサポート
- 最大16個の双方向エンドポイント (コントロール・エンドポイントを含む)
- 最大16個のホストチャネル
- 汎用ルートハブをサポート
- USB OTG 1.3およびUSB OTG 2.0モードにコンフィグレーション可能
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I2C |
- I2Cコントローラー5個 (3個は外部PHYへのMIO用イーサネットMACにより使用可能)
- 100Kbpsおよび400Kbpsモードをサポート
- 7ビットおよび10ビットのアドレッシング・モードをサポート
- マスターおよびスレーブ動作モードをサポート
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UART |
- UART 16550互換コントローラー2個
- プログラム可能なボーレートは最大115.2キロボー
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SPI |
- SPI 4個 (マスター2個とスレーブ2個)
- 全二重と半二重をサポート
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タイマー |
- 汎用タイマー (4個)
- ウォッチドッグ・タイマー (4個)
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I/O |
- HPSダイレクトI/O 48個によりHPSペリフェラルを直接I/Oに接続
- 最大2個のFPGAファブリックI/OバンクをHPSに割り当てることにより、HPS DDRアクセスが可能
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ロジックコアへのインターコネクト |
HPS – FPGAブリッジ |
- HPSバスマスターによるコア・ファブリック内のバススレーブへのアクセスが可能
- コンフィグレーション可能な 32、64、または128ビット AMBA* AXI データ・インターフェイスにより、FPGAファブリックに対する高帯域幅HPSマスター・トランザクションが可能
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HPS – SDMおよびSDM – HPSブリッジ |
HPSのSDMブロックへの到達およびSDMによるHPSのブートストラップが可能 |
Lightweight HPS – FPGAブリッジ |
HPSからソフト・ペリフェラルへの低レイテンシー・レジスター・アクセスに適したLightweight 32ビット AMBA* AXIインターフェイス |
FPGA – HPSブリッジ |
- コンフィグレーション可能な128、256、または512ビットACE-Liteインターフェイス
- HPSをターゲットとする最大256ビットのFPGA – HPSインターフェイス
- DDRをターゲットとする最大512ビットのFPGA – HPSインターフェイス
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