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1. インテル® Agilex™ 7 FPGA & SoCの概要
2. インテル® Agilex™ 7 FPGA & SoCファミリープラン
3. 第2世代 インテル® Hyperflex™ コア・アーキテクチャー
4. インテル® Agilex™ 7 FPGA & SoCにおけるアダプティブ・ロジック・モジュール
5. インテル® Agilex™ 7 FPGA & SoCにおける内部エンベデッド・メモリー
6. インテル® Agilex™ 7 FPGA & SoCにおける可変精度DSP
7. インテル® Agilex™ 7 FPGA & SoCにおけるコア・クロック・ネットワーク
8. インテル® Agilex™ 7 FPGA & SoCにおける汎用I/O
9. インテル® Agilex™ 7 FPGA & SoCにおけるI/O PLL
10. インテル® Agilex™ 7 FPGA & SoCにおける外部メモリー・インターフェイス
11. インテル® Agilex™ 7 SoCにおけるハード・プロセッサー・システム
12. インテル® Agilex™ 7 FPGA & SoCにおけるヘテロジニアス3D SiPトランシーバー
13. インテル® Agilex™ 7 FPGA & SoCにおけるヘテロジニアス3DスタックHBM2E DRAMメモリー
14. インテル® Agilex™ 7 FPGA & SoC FシリーズおよびIシリーズにおける高性能暗号ブロック
15. PCIe* を使用した インテル® Agilex™ 7 FPGA & SoC向けプロトコル経由コンフィグレーション
16. インテル® Agilex™ 7 FPGA & SoCにおけるデバイス・コンフィグレーションおよびSDM
17. インテル® Agilex™ 7 FPGA & SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション
18. インテル® Agilex™ 7 FPGA & SoCにおけるデバイス・セキュリティー
19. インテル® Agilex™ 7 FPGA & SoCにおけるSEUエラー検出および訂正
20. インテル® Agilex™ 7 FPGA & SoCの消費電力管理
21. インテル® Agilex™ 7 FPGA & SoC向けの インテル® のソフトウェアおよびツール
22. インテル® Agilex™ 7 FPGA & SoCデバイスの概要の改訂履歴
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3. 第2世代 インテル® Hyperflex™ コア・アーキテクチャー
インテル® Agilex™ 7 FPGA & SoCがベースとするコア・ファブリックの特徴は、第2世代 インテル® Hyperflex™ です。
特長 | 説明 |
---|---|
スループットの向上 | 旧世代のハイエンドFPGAと比較して、平均で50% 高いコアクロック周波数のパフォーマンスを実現し、スループットの画期的な向上が得られます。 |
電力効率の向上 | IPサイズの縮小により、これまで複数のデバイスにまたがっていたデザインを1つのデバイスに統合することができます。この統合により、旧世代デバイスと比較して、必要な電力を最大で40% 削減することができます。 |
デザインの機能性の向上 | より高速なクロック周波数を使用することで、バス幅のとIPサイズが縮小されます。バス幅とIPサイズの縮小により、FPGAリソースをより多く確保することができ、優れた機能性が追加されます。 |
設計者の生産性向上 | Hyper-Awareデザインツールを使用して、配線の輻輳の軽減、およびデザインのイタレーション回数の削減によるパフォーマンスの向上を実現し、タイミングマージンの拡大によりタイミング・クロージャーを迅速化できます。 |
インテル® Hyperflex™ コア・アーキテクチャーでは、従来のALMユーザーレジスターに加えて、Hyper-Registerという名前のバイパス可能なレジスターが追加されています。
- Hyper-Registerは、FPGAファブリック全体に分布しています。
- Hyper-Registerは、各インターコネクト配線セグメントおよびすべての機能ブロックの入力で使用可能です。
図 4. バイパス可能なHyper-Register
インテルでは、第2世代の インテル® Hyperflex™ コア・アーキテクチャーで、レジスターの数を最適化し、タイミング・クロージャー時間とファブリック領域の使用率を向上させました。
図 5. インテル® Hyperflex™ コア・アーキテクチャー
Hyper-Registerを使用すると、主要なデザイン手法を使用してコア・パフォーマンスを向上させることができます。こうしたデザイン手法を実装すると、Hyper-Awareデザインツールによって、 Hyper-Registerが自動的に活用され、最大コアクロック周波数を達成できます。
- きめ細かなHyper-Retimingによるクリティカル・パスの排除
- ゼロ・レイテンシーHyper-Pipeliningによる配線遅延の排除
- 柔軟性の高いHyper-Optimizationによる最高クラスの性能