インテル® Agilex™ 7 FPGA & SoCデバイスの概要

ID 683458
日付 1/10/2023
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ドキュメント目次
1. インテル® Agilex™ 7 FPGA & SoCの概要 2. インテル® Agilex™ 7 FPGA & SoCファミリープラン 3. 第2世代 インテル® Hyperflex™ コア・アーキテクチャー 4. インテル® Agilex™ 7 FPGA & SoCにおけるアダプティブ・ロジック・モジュール 5. インテル® Agilex™ 7 FPGA & SoCにおける内部エンベデッド・メモリー 6. インテル® Agilex™ 7 FPGA & SoCにおける可変精度DSP 7. インテル® Agilex™ 7 FPGA & SoCにおけるコア・クロック・ネットワーク 8. インテル® Agilex™ 7 FPGA & SoCにおける汎用I/O 9. インテル® Agilex™ 7 FPGA & SoCにおけるI/O PLL 10. インテル® Agilex™ 7 FPGA & SoCにおける外部メモリー・インターフェイス 11. インテル® Agilex™ 7 SoCにおけるハード・プロセッサー・システム 12. インテル® Agilex™ 7 FPGA & SoCにおけるヘテロジニアス3D SiPトランシーバー 13. インテル® Agilex™ 7 FPGA & SoCにおけるヘテロジニアス3DスタックHBM2E DRAMメモリー 14. インテル® Agilex™ 7 FPGA & SoC FシリーズおよびIシリーズにおける高性能暗号ブロック 15. PCIe* を使用した インテル® Agilex™ 7 FPGA & SoC向けプロトコル経由コンフィグレーション 16. インテル® Agilex™ 7 FPGA & SoCにおけるデバイス・コンフィグレーションおよびSDM 17. インテル® Agilex™ 7 FPGA & SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション 18. インテル® Agilex™ 7 FPGA & SoCにおけるデバイス・セキュリティー 19. インテル® Agilex™ 7 FPGA & SoCにおけるSEUエラー検出および訂正 20. インテル® Agilex™ 7 FPGA & SoCの消費電力管理 21. インテル® Agilex™ 7 FPGA & SoC向けの インテル® のソフトウェアおよびツール 22. インテル® Agilex™ 7 FPGA & SoCデバイスの概要の改訂履歴

1.1. インテル® Agilex™ 7 FPGA & SoCにおける主な機能およびイノベーション

業界をリードする インテル® 10nm SuperFinおよび Intel® 7テクノロジーの電力とパフォーマンスの効率を備えた インテル® Agilex™ 7 FPGA & SoCは、いくつかのシリーズで構成されています。
表 1.   インテル® Agilex™ 7 FPGA & SoCシリーズ
機能およびイノベーション FシリーズFPGA IシリーズFPGA MシリーズFPGA
アプリケーションの最適化 電力とパフォーマンスの最適なバランスを必要とする幅広いアプリケーションに対応します。 高性能プロセッサー・インターフェイスおよび高帯域幅負荷のアプリケーションに対応します。 高演算負荷、高メモリー帯域幅負荷のアプリケーションに対応します。
プロセス・テクノロジー インテル® 10nm SuperFin インテル® 10nm SuperFin Intel® 7
アーキテクチャー チップレット・アーキテクチャー
パッケージング 長方形パッケージと六角形パターンのボール配列による面積あたりの機能性の向上
コア・ファブリック 第2世代 インテル® Hyperflex™ コア・ファブリック
ロジックエレメント (LE) 57万3千から270万 190万から400万 320万から390万
オンチップRAM MLAB、M20K、およびeSRAM MLAB、M20K、およびeSRAM MLABおよびM20K
287Mb 431Mb 370Mb
可変精度DSP 業界をリードするデジタル信号処理 (DSP) のサポート、最大38TFLOPS
クロッキングと PLL
  • プログラム可能なクロックツリー合成により、柔軟性があり、低電力、低スキューのクロッキングを実現
  • I/O PLLにより、汎用I/O、外部メモリー・インターフェイス、LVDS、およびファブリック用途向けに高精度周波数合成を備えた整数モードをサポート
  • 送信PLL (TX PLL) により、トランシーバー用LCタンクベースのPLLを使用して、フラクショナル合成と超低ジッターをサポート
汎用I/O 1.2Vから1.5Vの汎用I/O (GPIO) 1.2Vから1.5VのGPIO 1.05Vから1.3VのGPIO
外部メモリー・インターフェイス 第4世代スケーラブル統合ハード・メモリー・コントローラーおよびPHY
3,200Mbps DDR4 3,200Mbps DDR4
  • 820Gbps (HBM2E使用)
  • 5,600Mbps DDR5
  • 3,200Mbps DDR4
  • 5,500Mbps LPDDR5
  • ハード化メモリーNoC
HBM2E 可能
メモリーNoC 可能
暗号化手法 高性能ハード暗号ブロック1 Advanced Encryption Standard (AES) およびSM4暗号化規格をサポート 高性能ハード暗号ブロック1によりAESおよびSM4暗号化規格をサポート SDMによりAESをサポート
トランシーバー・ハードIP
  • 複数のギガビット・イーサネット (GbE) ネットワーク・インターフェイス接続を1台のデバイスで実現
  • PCS、 PCIe* 、および CXL* 2 ハードIPにより、貴重なコアのロジックリソースの解放、電力節約、生産性向上を実現
  • ハード化された10、25、40、50、100、200、400GbEメディア・アクセス・コントロール (MAC)、フィジカル・コーディング・サブレイヤー (PCS)、IEEE 1588サポート付き順方向誤り訂正 (FEC)
  • GbE (最大58Gbps) PAM4、または32Gbps非ゼロ復帰 (NRZ)
  • PCIe* 4.0×16
  • GbE (最大116Gbps) PAM4
  • 最大4Tbpsのトランシーバー帯域幅
  • PCIe* 5.02 ×16 (データレートが32Gbpsの場合)
  • CXL* サポート2
  • GbE (最大116Gbps)PAM4、または58Gbps NRZ
  • PCIe* 5.02 ×16 (データレートが32Gbpsの場合)
  • CXL* サポート2
SDM

専用セキュア・デバイス・マネージャー (SDM) ピン:

  • FPGAコンフィグレーション・プロセスとすべてのセキュリティー機能を管理
  • 認証済みのFPGAコンフィグレーションとHPSブートを実行
  • FPGAビットストリーム暗号化、セキュア・キー・プロビジョニング、および物理的複製防止機能 (PUF) キーストレージをサポート
  • ランタイムセンサーを管理し、アクティブ改ざん検出および応答をサポート
  • セキュリティー・プロトコルおよびデータモデル (SPDM) プロトコルを使用したプラットフォーム認証をサポート
  • ハード化された暗号化エンジンへのアクセスをサービスとして提供
HPS

(SoCのみ)

ハード・プロセッサー・システム (HPS) には64ビット ARM* Cortex* -A533 プロセッサー (最大1.4GHz) を内蔵
省電力 包括的な先進の省電力機能により、旧世代の高性能FPGAと比較して最大40% の低消費電力を実現
1 一部のデバイスでのみ使用できます。ファミリープランを参照してください。
2 CXL* が使用可能なのは、 IシリーズおよびMシリーズデバイスにRタイルが少なくとも1つ搭載されている場合のみです。
3 AGI 035およびAGI 040デバイスを除く。