インテル® Agilex™ 7 FPGA & SoCデバイスの概要

ID 683458
日付 1/10/2023
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ドキュメント目次
1. インテル® Agilex™ 7 FPGA & SoCの概要 2. インテル® Agilex™ 7 FPGA & SoCファミリープラン 3. 第2世代 インテル® Hyperflex™ コア・アーキテクチャー 4. インテル® Agilex™ 7 FPGA & SoCにおけるアダプティブ・ロジック・モジュール 5. インテル® Agilex™ 7 FPGA & SoCにおける内部エンベデッド・メモリー 6. インテル® Agilex™ 7 FPGA & SoCにおける可変精度DSP 7. インテル® Agilex™ 7 FPGA & SoCにおけるコア・クロック・ネットワーク 8. インテル® Agilex™ 7 FPGA & SoCにおける汎用I/O 9. インテル® Agilex™ 7 FPGA & SoCにおけるI/O PLL 10. インテル® Agilex™ 7 FPGA & SoCにおける外部メモリー・インターフェイス 11. インテル® Agilex™ 7 SoCにおけるハード・プロセッサー・システム 12. インテル® Agilex™ 7 FPGA & SoCにおけるヘテロジニアス3D SiPトランシーバー 13. インテル® Agilex™ 7 FPGA & SoCにおけるヘテロジニアス3DスタックHBM2E DRAMメモリー 14. インテル® Agilex™ 7 FPGA & SoC FシリーズおよびIシリーズにおける高性能暗号ブロック 15. PCIe* を使用した インテル® Agilex™ 7 FPGA & SoC向けプロトコル経由コンフィグレーション 16. インテル® Agilex™ 7 FPGA & SoCにおけるデバイス・コンフィグレーションおよびSDM 17. インテル® Agilex™ 7 FPGA & SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション 18. インテル® Agilex™ 7 FPGA & SoCにおけるデバイス・セキュリティー 19. インテル® Agilex™ 7 FPGA & SoCにおけるSEUエラー検出および訂正 20. インテル® Agilex™ 7 FPGA & SoCの消費電力管理 21. インテル® Agilex™ 7 FPGA & SoC向けの インテル® のソフトウェアおよびツール 22. インテル® Agilex™ 7 FPGA & SoCデバイスの概要の改訂履歴

12.1.2. Eタイル・トランシーバーのPCS機能

Eタイル・トランシーバーのPMAチャネルとコアロジックとのインターフェイス接続は、コンフィグレーション可能でバイパス可能なPCSインターフェイス層を介して行われます。

PCSには、複数のギアボックスの実装が含まれています。これにより、PMAとPCSのインターフェイス幅が分離されます。ギアボックスの実装により、各トランシーバーとコアロジックの間に8、10、16、20、32、40、または64ビットのインターフェイス幅を持つ幅広いアプリケーションの実装が柔軟にできます。

PCSハードIPは、幅広いデータレートとエンコード方式で、さまざまな標準および独自のプロトコルをサポートします。

表 32.  EタイルのPCSモード
モード 説明
Standard PCS 8B/10Bでエンコードされたアプリケーションをサポート (最大12.5Gbps)
Enhanced PCS
  • 64B/66Bおよび64B/67Bでエンコードされたアプリケーションをサポート (最大58Gbps)
  • KPおよびKR順方向誤り訂正 (FEC) 統合回路を含む
PCS Direct
  • 高度にカスタマイズされた実装向け
  • 最大64ビット幅のインターフェイスを提供し、カスタム・エンコーディングと最大28.9Gbpsのデータレートのサポートを可能にします