| パッケージング |
- インテル Embedded Multi-die Interconnect Bridge (EMIB) パッケージング技術
- 同一パッケージのフットプリントを持つ複数のデバイスによる集積度の異なるデバイス間でのシームレスなマイグレーション
- 1.025mm、0.92mm、および異なるピッチのパッケージが混在するボールピッチFBGAパッケージ
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| 高性能コア・ファブリック |
- インターコネクト配線全体およびすべての機能ブロックの入力にHyper-Registerを備えた第2世代 インテル® Hyperflex™ コア・アーキテクチャー
- 拡張アダプティブ・ロジック・モジュール (ALM)
- 配線アーキテクチャーの改善による配線の輻輳の低減とコンパイル時間の向上
- プログラマブル・クロック・ツリー合成を用いた階層コア・クロッキング・アーキテクチャー
- きめ細かなパーシャル・リコンフィグレーション
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| 内部メモリーブロック |
- マルチレベルのオンチップメモリー階層
- M20K: 20キロビット (ハードエラー訂正コード (ECC) サポート付き)
- MLAB: 640ビット分散LUTRAM
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| Fシリーズ Iシリーズ |
eSRAM: 18Mbエンベデッド・メモリー・ブロック、ハードECCサポート付き |
| 可変精度DSPブロック |
- IEEE 754準拠の浮動小数点ユニットを備えた可変精度DSPブロック (次のサポートを含む):
- 単精度FP32 (32ビット演算)
- 半精度FP16 (16ビット演算) 浮動小数点モード
- Tensor浮動小数点FP19 (19ビット演算) 浮動小数点モード
- BFLOAT16 浮動小数点フォーマット
- 信号処理をサポート、精度範囲は9×9から54×54
- ネイティブ27×27、18×19、および9×9乗算モード
- シストリック有限インパルス応答 (FIR) フィルター用の64ビット・アキュムレーターおよびカスケード
- 内蔵係数メモリーバンク
- 前置加算器/減算器による効率の向上
- 2× パイプライン・レジスターの追加によるパフォーマンスの向上と消費電力削減
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| コア・クロック・ネットワーク |
- プログラム可能なクロックツリー合成: グローバル、リージョナル、およびペリフェラルの各クロック・ネットワークとの下位互換性
- 必要な部分にのみクロックを合成し、ダイナミック消費電力を最小化
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| Fシリーズ Iシリーズ |
- 800MHz LVDSインターフェイス・クロッキングにより、LVDS、RSDS、mini-LVDS、およびLVPECLの各規格と互換性のある1.5V真の差動シグナリング (TDS) を介して 1,600Mbps LVDSインターフェイスをサポート
- 1,600MHz外部メモリー・インターフェイス・クロッキングにより、3,200Mbps DDR4インターフェイスをサポート
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| Mシリーズ |
- 800MHz LVDSインターフェイス・クロッキングにより、LVDS, RSDS、mini-LVDS、およびLVPECLの各規格と互換性のある1.3VTDSを介して 1,600Mbps LVDSインターフェイスをサポート
- 2,800MHz外部メモリー・インターフェイス・クロッキングにより、5,600Mbps DDR5インターフェイスをサポート
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| 汎用I/O |
汎用 |
- 合計700以上のGPIOが使用可能
- オンチップ終端 (OCT)
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| Fシリーズ Iシリーズ |
- LVDS、RSDS、mini-LVDS、およびLVPECLの各規格と互換性のある1.6Gbps 1.5V TDS
- 1.2VシングルエンドLVCMOS/LVCMOSインターフェイス
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| Mシリーズ |
- LVDS、RSDS、mini-LVDS、およびLVPECLの各規格と互換性のある1.6Gbps 1.3V TDS
- 1.05V、1.1V、および1.2VシングルエンドLVCMOS/LVTTLインターフェイス
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| 外部メモリー・インターフェイス (ハードIP) |
Fシリーズ Iシリーズ |
1,600MHz (3,200Mbps) DDR4外部メモリー・インターフェイス |
| Mシリーズ |
- 1,600MHz (3,200Mbps) DDR4外部メモリー・インターフェイス
- 2,800MHz (5,600Mbps) DDR5外部メモリー・インターフェイス
- 2,750MHz (5,500Mbps) LPDDR5外部メモリー・インターフェイス
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| フェーズ・ロック・ループ (PLL) |
I/O PLL |
- 汎用I/Oに隣接する整数PLL
- 精密周波数合成
- クロック遅延補正
- ゼロ遅延バッファリング
- 外部メモリーおよびLVDS互換インターフェイスをサポート
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| 送信PLL (TX PLL) |
- 精密フラクショナル合成
- LCタンクベースのPLLによる超低ジッター
- トランシーバー・インターフェイスをサポート
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| メモリー・コントローラーのサポート |
各デバイスで複数のハードIPインスタンス化 |
| Fシリーズ Iシリーズ |
- DDR4ハード・メモリー・コントローラー
- ソフト・メモリー・コントローラーを使用したQDR IV
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| Mシリーズ |
- DDR5/LPDDR5/DDR4ハード・メモリー・コントローラー
- ソフト・メモリー・コントローラーを使用したQDRIVサポート
- ハード・メモリー・ネットワーク・オンチップ (NoC)
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| 高帯域幅メモリー |
Mシリーズ |
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| メモリーNoC |
Mシリーズ |
- ハード化メモリー・ネットワーク・オンチップ (NoC) により、FPGAリソースを使用せずに、FPGAファブリックとNoC接続メモリー間の高帯域幅データフローを可能化
- 1TBpsを超える総メモリー帯域幅をサポート
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| 高性能暗号ブロック4 |
- AESとSM4の暗号化規格をサポート
- GCMとXTSの動作モードをサポート
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| トランシーバー |
PCIe* |
Pタイル Fタイル |
PCIe* レートは最大 PCIe* 4.0、16Gbps NRZ |
| Rタイル |
- PCIe* レートは最大 PCIe* 5.0、32Gbps NRZ
- Compute Express Link* ( CXL* ) のサポート
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| ネットワーキング |
Eタイル |
- 連続動作範囲は、1Gbpsから28.9Gbps NRZ、および2Gbpsから58Gbps PAM4
- 挿入損失は、802.3bj、CEI 25G-LR、およびCEI 56G-LRに準拠
- 1Gbps未満のデータレートに対するオーバーサンプリング機能
- ユーザーによるコンフィグレーション可能なフラクショナル合成機能を備えたATX送信PLL (LC-PLL)
- XFP、QSFP-DD、OSFP、QSFP、またはQSFP28、QSFP56、SFP+、SFP28、SFP56、およびCFP、CFP2、またはCFP4光モジュールのサポート
- 適応線形および決定フィードバック等化
- 送信プリエンファシスおよびデエンファシス
- 個々のトランシーバー・チャネルのダイナミック・パーシャル・リコンフィグレーション
- オンチップ計測 (Eye Viewer非侵入型データ・アイ・モニタリング)
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| Fタイル |
- 汎用トランシーバー・ブロックの連続動作範囲は、1Gbpsから32Gbps NRZ、および20Gbpsから58Gbps PAM4
- 高速トランシーバー・ブロック (FHT) の動作範囲は次のとおりです。
- 24Gbpsから29Gbps NRZおよびPAM4
- 48Gbpsから58Gbps NRZおよびPAM4
- 96Gbpsから116Gbps PAM4
- 各デバイスに搭載されているFタイルのトランシーバーは次のとおりです。
- Iシリーズ: FHTおよびFGTトランシーバー
- Mシリーズ: FHTおよびFGTトランシーバー
- Fシリーズ: FGTトランシーバーのみ
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| トランシーバー・ハードIP |
PCIe* |
各デバイスで複数のハードIPインスタンスを作成 |
| Pタイル Fタイル |
- 最大 PCIe* 4.0 ×16 EPおよびRP
- ポート分岐のサポート: 2×8エンドポイントまたは 4×4ルートポート
- TLバイパス機能
- シングルルートI/O仮想化 (SR-IOV): 8つの物理機能または2Kの仮想機能
- VirtIOサポート
- スケーラブルIOV
- 共有仮想メモリー
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| Rタイル |
- 最大 PCIe* 5.0 ×16 EPおよびRP
- ポート分岐のサポート: 2×8エンドポイントまたは 4×4ルートポート
- TLバイパス機能
- SR-IOV: 8つの物理機能または2Kの仮想機能
- VirtIOサポート
- スケーラブルIOV
- 共有仮想メモリー
- PIPE Directモード
- Precise Time Management (高精度時刻管理)
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| CXL* |
Rタイル |
- 最大 PCIe* 5.0 ×16 EP
- 一部の機能では、 CXL* 1.1および2.0仕様をサポート
- ソフトロジック (暗号化済み) により、 CXL* タイプ1、タイプ2、またはタイプ3デバイスをサポート
- 異なる種類のメモリーとコントローラーを混在させて管理
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| その他のプロトコル |
Eタイル |
- イーサネットIPコンフィグレーション:
- 24× 10または25GbE MAC、PCS、RS-FEC
- 4× 100GbE MAC、PCS、RS-FEC
- CPRIおよびファイバーチャネルFEC
- CR/KR (AN/LT)
- 1588 PTP
- MAC、PCS、およびFECバイパスオプション
- PMA Directモード
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| Fタイル |
- イーサネットIPコンフィグレーション:
- 16× 10または25GbE MAC、PCS、FEC
- 8× 50GbE MAC、PCS、FEC
- 8× 40GbE MAC、PCS、FEC
- 4× 100GbE MAC、PCS、FEC
- 1× 400GbE MAC、PCS、FEC
- KP FECサポート
- Flex-O FEC、FlexE PCSおよびFEC、OTN経由イーサネット・モード、SyncE、ファイバーチャネル、CPRI FEC
- CR/KR (AN/LT)
- 1588 PTP
- MAC、PCS、およびFECバイパスオプション
- PMA Directモード
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| コンフィグレーション |
- 専用SDM
- ソフトウェア・プログラマブル・デバイス・コンフィグレーション
- コア・ファブリックのきめ細かなパーシャル・リコンフィグレーション: デバイス動作中にシステムロジックを追加または削除
- トランシーバーおよびPLLのダイナミック・リコンフィグレーション
- PUFサービス
- プラットフォーム認証
- 改ざん防止機能
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| Fシリーズ |
- シリアルおよびパラレル・フラッシュ・インターフェイス
- PCIe* 1.0、2.0、3.0、または4.0を使用したプロトコル経由コンフィグレーション (CvP)
- AES-256、SHA-256/384、ECDSA-256/384アクセラレーター、および多要素認証を含む包括的セキュリティー機能
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| Iシリーズ Mシリーズ |
- シリアルおよびパラレル・フラッシュ・インターフェイス
- PCIe* 1.0、2.0、3.0、4.0、または5.0を使用したプロトコル経由コンフィグレーション (CvP)
- AES-256、SHA-256/384、ECDSA-256/384アクセラレーター、および多要素認証を含む包括的セキュリティー機能
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| ソフトウェアとツール |
- インテル® Quartus® Primeプロ・エディション・デザイン・スイートに新しいコンパイラーとHyper-Awareデザインフローを追加
- インテル® oneAPIの各リリースにおける新しいコンパイルの革新
- トランシーバー・ツールキット
- プラットフォーム・デザイナー IP統合ツール
- インテル® DSP Builder for インテル® FPGAアドバンスト・ブロックセット
- Arm* Development Studio for Intel® SoC FPGA (Arm* DS for Intel® SoC FPGA)
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