インテル® Agilex™ 7 FPGA ＆ SoCデバイスの概要

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ID 683458
日付 1/10/2023
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ドキュメント目次
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1. インテル® Agilex™ 7 FPGA ＆ SoCの概要 2. インテル® Agilex™ 7 FPGA ＆ SoCファミリープラン 3. 第2世代 インテル® Hyperflex™ コア・アーキテクチャー 4. インテル® Agilex™ 7 FPGA ＆ SoCにおけるアダプティブ・ロジック・モジュール 5. インテル® Agilex™ 7 FPGA ＆ SoCにおける内部エンベデッド・メモリー 6. インテル® Agilex™ 7 FPGA ＆ SoCにおける可変精度DSP 7. インテル® Agilex™ 7 FPGA ＆ SoCにおけるコア・クロック・ネットワーク 8. インテル® Agilex™ 7 FPGA ＆ SoCにおける汎用I/O 9. インテル® Agilex™ 7 FPGA ＆ SoCにおけるI/O PLL 10. インテル® Agilex™ 7 FPGA ＆ SoCにおける外部メモリー・インターフェイス 11. インテル® Agilex™ 7 SoCにおけるハード・プロセッサー・システム 12. インテル® Agilex™ 7 FPGA ＆ SoCにおけるヘテロジニアス3D SiPトランシーバー 13. インテル® Agilex™ 7 FPGA ＆ SoCにおけるヘテロジニアス3DスタックHBM2E DRAMメモリー 14. インテル® Agilex™ 7 FPGA ＆ SoC FシリーズおよびIシリーズにおける高性能暗号ブロック 15. PCIe* を使用した インテル® Agilex™ 7 FPGA ＆ SoC向けプロトコル経由コンフィグレーション 16. インテル® Agilex™ 7 FPGA ＆ SoCにおけるデバイス・コンフィグレーションおよびSDM 17. インテル® Agilex™ 7 FPGA ＆ SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション 18. インテル® Agilex™ 7 FPGA ＆ SoCにおけるデバイス・セキュリティー 19. インテル® Agilex™ 7 FPGA ＆ SoCにおけるSEUエラー検出および訂正 20. インテル® Agilex™ 7 FPGA ＆ SoCの消費電力管理 21. インテル® Agilex™ 7 FPGA ＆ SoC向けの インテル® のソフトウェアおよびツール 22. インテル® Agilex™ 7 FPGA ＆ SoCデバイスの概要の改訂履歴
1. インテル® Agilex™ 7 FPGA ＆ SoCの概要 x
1.1. インテル® Agilex™ 7 FPGA ＆ SoCにおける主な機能およびイノベーション 1.2. インテル® Agilex™ 7 FPGA ＆ SoCのブロック図 1.3. インテル® Agilex™ 7 FPGA ＆ SoCの機能の概要 1.4. インテル® Agilex™ 7 SoCの追加機能
2. インテル® Agilex™ 7 FPGA ＆ SoCファミリープラン x
2.1. インテル® Agilex™ 7 FPGA ＆ SoC Fシリーズ 2.2. インテル® Agilex™ 7 FPGA ＆ SoC Iシリーズ 2.3. インテル® Agilex™ 7 FPGA ＆ SoC Mシリーズ 2.4. 使用可能なオプション
10. インテル® Agilex™ 7 FPGA ＆ SoCにおける外部メモリー・インターフェイス x
10.1. 外部メモリー・インターフェイスのパフォーマンス 10.2. ハード・メモリー・コントローラーの機能
12. インテル® Agilex™ 7 FPGA ＆ SoCにおけるヘテロジニアス3D SiPトランシーバー x
12.1. Eタイル・トランシーバー 12.2. Pタイル・トランシーバー 12.3. Fタイル・トランシーバー 12.4. Rタイル・トランシーバー
12.1. Eタイル・トランシーバー x
12.1.1. Eタイル・トランシーバーのPMA機能 12.1.2. Eタイル・トランシーバーのPCS機能
1. インテル® Agilex™ 7 FPGA ＆ SoCの概要
2. インテル® Agilex™ 7 FPGA ＆ SoCファミリープラン
3. 第2世代 インテル® Hyperflex™ コア・アーキテクチャー
4. インテル® Agilex™ 7 FPGA ＆ SoCにおけるアダプティブ・ロジック・モジュール
5. インテル® Agilex™ 7 FPGA ＆ SoCにおける内部エンベデッド・メモリー
6. インテル® Agilex™ 7 FPGA ＆ SoCにおける可変精度DSP
7. インテル® Agilex™ 7 FPGA ＆ SoCにおけるコア・クロック・ネットワーク
8. インテル® Agilex™ 7 FPGA ＆ SoCにおける汎用I/O
9. インテル® Agilex™ 7 FPGA ＆ SoCにおけるI/O PLL
10. インテル® Agilex™ 7 FPGA ＆ SoCにおける外部メモリー・インターフェイス
11. インテル® Agilex™ 7 SoCにおけるハード・プロセッサー・システム
12. インテル® Agilex™ 7 FPGA ＆ SoCにおけるヘテロジニアス3D SiPトランシーバー
13. インテル® Agilex™ 7 FPGA ＆ SoCにおけるヘテロジニアス3DスタックHBM2E DRAMメモリー
14. インテル® Agilex™ 7 FPGA ＆ SoC FシリーズおよびIシリーズにおける高性能暗号ブロック
15. PCIe* を使用した インテル® Agilex™ 7 FPGA ＆ SoC向けプロトコル経由コンフィグレーション
16. インテル® Agilex™ 7 FPGA ＆ SoCにおけるデバイス・コンフィグレーションおよびSDM
17. インテル® Agilex™ 7 FPGA ＆ SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション
18. インテル® Agilex™ 7 FPGA ＆ SoCにおけるデバイス・セキュリティー
19. インテル® Agilex™ 7 FPGA ＆ SoCにおけるSEUエラー検出および訂正
20. インテル® Agilex™ 7 FPGA ＆ SoCの消費電力管理
21. インテル® Agilex™ 7 FPGA ＆ SoC向けの インテル® のソフトウェアおよびツール
22. インテル® Agilex™ 7 FPGA ＆ SoCデバイスの概要の改訂履歴

1.16. 高性能暗号ブロック

200Gbps半二重暗号ブロック (一部の インテル® Agilex™ デバイスで使用可能、詳細は製品一覧表を参照) を構成するハード化されたロジックは、暗号化機能と復号化機能の両方を単一の回路で実行します。イネーブルされたデバイスには、複数のインスタンスの暗号ブロックが含まれます。暗号ブロックは、デバイスのペリフェラルのIOセルの隣、上端と下端にあります。

暗号ブロックは、Advanced Encryption Standard (AES) とSM4規格の両方をサポートします。SM4は主に中国で使用されている暗号化規格です。AESは世界中で使用されています。また、暗号ブロックでは、異なる2つの動作モードをサポートします。1つはGalois Counter Mode (GCM) です。もう１つのXTS Modeは、XOR-encrypt-XORの上にビルドされます。

各暗号ブロックはイーサネットMACsecソフトIPでサポートされています。このIPにより、100Gbps全二重または200Gbps半二重スループット・レートの完全なMACsecソリューションが提供されます。暗号ブロックは、サードパーテーィまたはユーザーが開発したIPsecソフトIPでも使用できます。

レベル 2 の表題