デバイス固有の電源供給ネットワーク (PDN) ツール2.0 ユーザーガイド

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ID 683293
日付 12/15/2017
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ドキュメント目次
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1. デバイス固有の電源供給ネットワーク (PDN) ツール2.0 ユーザーガイド
1. デバイス固有の電源供給ネットワーク (PDN) ツール2.0 ユーザーガイド x
1.1. 概要 1.2. PDN デカップリング手法レビュー 1.3. PDN ツールのセットアップと結果の最適化 1.4. 改訂履歴
1.2. PDN デカップリング手法レビュー x
1.2.1. PDN 回路トポロジー 1.2.2. PDN ツール2.0 の主なタブ 1.2.3. PDN ツール2.0 を使用したPCB デカップリングのデザイン 1.2.4. Z EFF のトラブルシューティング
1.2.1. PDN 回路トポロジー x
1.2.1.1. ZTARGET 1.2.1.2. FEFFECTIVE
1.2.2. PDN ツール2.0 の主なタブ x
1.2.2.1. System_Decap 1.2.2.2. スタックアップ 1.2.2.3. BGA_Via 1.2.2.4. Plane_Cap 1.2.2.5. Cap_Mount 1.2.2.6. X2Y_Mount 1.2.2.7. Library 1.2.2.8. Enlarged_Graph
1.2.2.1. System_Decap x
1.2.2.1.1. Device Selection セクション 1.2.2.1.2. Power Rail Data and Configuration セクション 1.2.2.1.3. VRM Data セクション 1.2.2.1.4. Rail Group Summary セクション 1.2.2.1.5. VRM Impedance セクション 1.2.2.1.6. BGA Via セクション 1.2.2.1.7. Plane セクション 1.2.2.1.8. Spreading セクション 1.2.2.1.9. スプリットプレーンの実装 1.2.2.1.10. FEFFECTIVE セクション 1.2.2.1.11. Decoupling セクション 1.2.2.1.12. Results Summary セクション 1.2.2.1.13. System_Decap タブを使用したFPGA システムのデカップリングの導出に推奨されるフロー
1.2.2.2. スタックアップ x
1.2.2.2.1. Stackup Data 1.2.2.2.2. Full Stackup
1.2.2.7. Library x
1.2.2.7.1. 2 端子デカップリング・コンデンサー 1.2.2.7.2. バルク・コンデンサー 1.2.2.7.3. X2Y デカップリング・コンデンサー 1.2.2.7.4. BGA ビアおよびプレーン・キャパシタンス 1.2.2.7.5. VRM ライブラリー 1.2.2.7.6. スプレッディングR およびL 寄生成分 1.2.2.7.7. 誘電体材料ライブラリー 1.2.2.7.8. ユーザー設定のFEFFECTIVE
1.2.3. PDN ツール2.0 を使用したPCB デカップリングのデザイン x
1.2.3.1. 配置前の説明 1.2.3.2. 単一レールのシナリオにおけるデカップリングの導出 1.2.3.3. 電源共用のシナリオにおけるデカップリングの導出
1.2.4. Z EFF のトラブルシューティング x
1.2.4.1. 高いZEFF を修正するための戦略
1.3. PDN ツールのセットアップと結果の最適化 x
1.3.1. PCB スタックアップの設定 1.3.2. パワーグループの設定 1.3.3. プレレイアウトにおける最適化 1.3.4. より良い精度のためのさらなる最適化 1.3.5. 相互関係
1.3.1. PCB スタックアップの設定 x
1.3.1.1. デバイスの選択 1.3.1.2. スタックアップ・データの入力
1.3.1.2. スタックアップ・データの入力 x
1.3.1.2.1. カスタム誘電材料の使用
1.3.2. パワーグループの設定 x
1.3.2.1. レールの選択 1.3.2.2. Rail Group Summary 1.3.2.3. VRM Impedance 1.3.2.4. BGA Via 1.3.2.5. プレーンの計算 1.3.2.6. プレーン・スプレッディングの寄生成分 1.3.2.7. FEFFECTIVE およびデカップリング結果の要約
1.3.3. プレレイアウトにおける最適化 x
1.3.3.1. コンデンサー・モデルの確認 1.3.3.2. デキャップ数の最適化
1. デバイス固有の電源供給ネットワーク (PDN) ツール2.0 ユーザーガイド

1.2.4.1. 高いZEFF を修正するための戦略

マニュアルでデカップリングするだけでなく、現在の要件を正確に見積もり、PCB をより効率的にすることによって、デカップリングの負担を軽減できます。以下の方法で、削減したPCB 電流要件を実現することができます。

  • PowerPlay Early Power Estimator (EPE) で現実的な電流要件を見積もります。
  • EPE のロジックの現実的なトグルレート数値を入力します。非現実的に高いトグルレートは、ダイナミック電流要件を劇的に増加させます。
  • 現実的なロジック要件をEPE に入力します。
  • 現実的なクロック周波数をEPE に入力します。
  • 電流要件を正確に見積もるには、 インテル® Quartus® Prime ソフトウェア (PowerPlay Power Analyzer) のPPPA および.vcd シミュレーション入力を使用します。
  • 共用電源レールに二乗和平方根 (RSS) 平均化を検討します。この方法の詳細については、PDN ツールのIntroduction タブを参照してください。

以下の方法でPCB をより効率的にすることができます。

  • パワー (PWR) プレーンとグランド (GND) プレーンの誘電体の厚さを薄くすることにより、プレーン間キャパシタンスを増加させます。
  • 表面積を増加させることにより、PWR とGND プレーンペアのプレーン間キャパシタンスを増加させます。
  • PWR およびGND プレーンペアからFPGA までのループ・インダクタンスを低減します。これは、プレーンペアをFPGA が実装されているPCB の表面に近づけて配置することで可能になります。
  • 高周波デカップリング・コンデンサーからPWR およびGND プレーンペアまでのループ・インダクタンスを低減します。これは、コンデンサーをプレーンに最も近いPCB の表面に配置することで実現できます。
  • Via On End (VOE) コンデンサー・マウンティング・トポロジーの代わりにVia On Side (VOS) を使用して、高周波での使用を支援します。
  • 高周波で役立つ超低ESL (有効直列インダクタンス) マウンティング・コンデンサーを使用します。たとえば、X2Y パッケージスタイルです。
  • 低周波で役立つ超低ESR (等価直列抵抗) バルク・コンデンサーを使用します。
  • ESL の少ない大きなビアを検討します。

現実的なツール入力により、デカップリングが容易に実現できます。次の要因がZTARGET の計算に影響します。

  • ダイナミック電流が増加すると、ZTARGET が減少し、デカップリングが困難になります。上記のガイドラインを参照してください。
  • PDN ツールに現実的なノイズまたはリップルの数値を入力します。PDN ツールのIntroduction タブにあるデバイスおよびレール固有の表に記載されているノイズ数値を使用してください。非現実的なリップル要件はZTARGET を低減し、デカップリングを困難にします。
  • PDN ツールに現実的な過渡率の数値を入力します。PDN ツールのIntroduction タブにあるデバイスおよびレール固有の表に記載されている過渡率の数値を使用してください。非現実的な過渡率要件はZTARGET を低減し、デカップリングを困難にします。

PDN ツール2.0 は、大規模なコア電流のデカップリングを実行しやすくするために、次の新しいペシミズム除去機能を提供しています。

  • コアクロック周波数
  • 電流ランプアップ期間
注: これらの機能は、コアレールにのみ使用できます。
レベル 2 の表題