インテルのみ表示可能 — GUID: joc1409525136978
Ixiasoft
1.2.2.1.1. Device Selection セクション
1.2.2.1.2. Power Rail Data and Configuration セクション
1.2.2.1.3. VRM Data セクション
1.2.2.1.4. Rail Group Summary セクション
1.2.2.1.5. VRM Impedance セクション
1.2.2.1.6. BGA Via セクション
1.2.2.1.7. Plane セクション
1.2.2.1.8. Spreading セクション
1.2.2.1.9. スプリットプレーンの実装
1.2.2.1.10. FEFFECTIVE セクション
1.2.2.1.11. Decoupling セクション
1.2.2.1.12. Results Summary セクション
1.2.2.1.13. System_Decap タブを使用したFPGA システムのデカップリングの導出に推奨されるフロー
インテルのみ表示可能 — GUID: joc1409525136978
Ixiasoft
1.2.2.2.2. Full Stackup
このセクションでは、ボードの完全なスタックアップを示します。セクション内のコンテンツを変更して、ボードのデザインに合わせることができます。セクションの最後の列はPWR plane タイプです。単一のレール解析の場合、電源レールが配置されているレイヤーをtarget として、また電源レールが参照するグランドレイヤーをreference として割り当てます。
ボタンのラベル | 説明 |
---|---|
Construct Stackup | Stackup Data セクションで定義されたレイヤー数にFull Stackup セクションを設定します。 |
Import Geometries | Stackup Data セクションの入力を使用して、BGA_Via、Plane_Cap、Cap_Mount、およびX2Y_Mount タブのジオメトリー・パラメーターを更新します。また、ツールは、Full Stackup セクションのPWR Planes 列にターゲットレイヤーが1 つしかないことをチェックし、このエラーを警告します。 |
Proceed to System Decap | System_Decap タブを開きます。 |