インテルのみ表示可能 — GUID: sam1412835831176
Ixiasoft
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6.1.3. GPIO Intel® FPGA IPのパラメーター設定
パラメーター | 条件 | 許容値 | 説明 |
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Data Direction | — |
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GPIOのデータ方向を指定します。 |
Data width | — | 1から128 |
データ幅を指定します。 |
Use legacy top-level port names | — |
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Stratix® V、 Arria® V、および Cyclone® V デバイスと同じポート名を使用します。 例えば、dout は dataout_h と dataout_l になり、din は datain_h と datain_l になります。
注: これらのポートの動作は、 Stratix® V、 Arria® V、および Cyclone® Vデバイスとは異なります。移行ガイドラインについては、関連情報を参照してください。
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パラメーター | 条件 | 許容値 | 説明 |
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Use differential buffer | — |
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オンにした場合、差動I/Oバッファーがイネーブルになります。 |
Use pseudo differential buffer |
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出力モードでオンにすると、擬似差動出力バッファーがイネーブルになります。 Use differential bufferをオンにすると、このオプションは双方向モードで自動的にオンになります。 |
Use bus-hold circuitry |
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オンにすると、バスホールド回路が微弱な電流でI/Oピンの信号を最後に駆動されたステートに保持します。これにより、出力バッファーのステートはハイインピーダンスではなく1または0になります。 |
Use open drain output |
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オンにすると、オープンドレイン出力によってデバイスが割り込み信号や書き込みイネーブル信号といったシステムレベルのコントロール信号を提供できるようになります。これらの信号は、システム内の複数のデバイスによりアサートすることができます。 |
Enable output enable port | Data Direction = Output |
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オンにすると、OEポートへのユーザー入力がイネーブルになります。このオプションは、双方向モードでは自動的にオンになっています。 |
Enable seriestermination/ paralleltermination ports | — |
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オンにすると、出力バッファーの terminationcontrol ポートがイネーブルになり、ユーザーモードのOCTキャリブレーションが可能になります。 |
パラメーター | 条件 | 許容値 | 説明 |
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Register mode | — |
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GPIO IPのレジスターモードを指定します。
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Enable synchronous clear / preset port | Register mode = DDIO |
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同期リセットポートの実装方法を指定します。
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Enable asynchronous clear / preset port | Register mode = DDIO |
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非同期リセットポートの実装方法を指定します。
ACLR 信号と ASET 信号はアクティブHighです。 |
Enable clock enable ports | Register mode = DDIO |
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Half Rate logic | Register mode = DDIO |
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オンにすると、ハーフレートDDIOがイネーブルになります。 |
Separate input/output Clocks |
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オンにすると、双方向モードの入力パスと出力パスに対して別々のクロック (CK_IN および CK_OUT) をイネーブルします。 |