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1. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/Oの概要
2. Intel Agilex® 7 FシリーズおよびIシリーズのGPIOバンク
3. Intel Agilex® 7 FシリーズおよびIシリーズのHPS I/Oバンク
4. Intel Agilex® 7 FシリーズおよびIシリーズのSDM I/Oバンク
5. Intel Agilex® 7 FシリーズおよびIシリーズI/Oトラブルシューティングのガイドライン
6. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/OのIP
7. プログラマブルI/O機能の説明
8. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズに関連するドキュメント
9. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの改訂履歴
2.5.1. VREFソースと VREF ピン
2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装
2.5.3. OCTキャリブレーション・ブロック要件
2.5.4. I/Oピンの配置要件
2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック
2.5.6. 同時スイッチング・ノイズ
2.5.7. 特別なピンの要件
2.5.8. 外部メモリー・インターフェイスのピン配置要件
2.5.9. HPS共有I/Oの要件
2.5.10. クロッキング要件
2.5.11. SDM共有I/Oの要件
2.5.12. 未使用ピン
2.5.13. 未使用のGPIOバンクの電圧設定
2.5.14. 電源シーケンス中のGPIOピン
2.5.15. GPIO入力ピンのドライブ強度の要件
2.5.16. 最大DC電流制限
2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性
2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン
2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
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6.1.5.1.1. 入力パス
パッドは入力バッファーにデータを送信し、入力バッファーは遅延エレメントに供給します。データが遅延エレメントの出力に送られた後、プログラマブル・バイパス・マルチプレクサーは、使用する機能とパスを選択します。
各入力パスには、フルレートとハーフレートの2段階のDDIOが含まれています。
図 34. シングルエンドGPIO入力パスの簡略図
- パッドはデータを受信します。
- DDIO IN (1) は、ck_fr の立ち上がりエッジおよび立ち下がりエッジでデータをキャプチャし、以下の波形図の信号 (A) および (B) のデータをシングル・データ・レートで送信します。
- DDIO IN (2) とDDIO IN (3) はデータレートを半分にします。
- dout[3:0] は、データをハーフレート・バスとして提示します。
図 35. ハーフレート変換を使用したDDIOモードの入力パス波形
この図では、データはダブル・データ・レートのフルレートクロックからシングル・データ・レートのハーフレート・クロックに移行します。データレートは4で分周され、バスサイズは同じ比率で増加します。GPIO IPを介した全体的なスループットは変わりません。
異なる信号間の実際のタイミング関係は、フルレートクロックとハーフレート・クロック向けに選択した特定のデザイン、遅延、および位相に応じて異なる場合があります。
注: GPIO IPは、双方向ピンのダイナミック・キャリブレーションをサポートしていません。