Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズ

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ID 683780
日付 4/19/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/Oの概要 2. Intel Agilex® 7 FシリーズおよびIシリーズのGPIOバンク 3. Intel Agilex® 7 FシリーズおよびIシリーズのHPS I/Oバンク 4. Intel Agilex® 7 FシリーズおよびIシリーズのSDM I/Oバンク 5. Intel Agilex® 7 FシリーズおよびIシリーズI/Oトラブルシューティングのガイドライン 6. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/OのIP 7. プログラマブルI/O機能の説明 8. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズに関連するドキュメント 9. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの改訂履歴
1. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/Oの概要 x
1.1. パッケージの選択とI/O垂直移行のサポート 1.2. I/Oバンクの種類
2. Intel Agilex® 7 FシリーズおよびIシリーズのGPIOバンク x
2.1. GPIOバンクの概要 2.2. GPIOの機能 2.3. GPIO実装ガイド 2.4. GPIO終端 2.5. GPIOのデザイン・ガイドライン 2.6. GPIOシミュレーション
2.1. GPIOバンクの概要 x
2.1.1. GPIOバンクの構造 2.1.2. GPIOバッファーとレジスター
2.2. GPIOの機能 x
2.2.1. GPIOバンクのサポートされているI/O規格 2.2.2. GPIOバッファーの動作 2.2.3. GPIOバンクのプログラマブルI/Oエレメント機能
2.2.3. GPIOバンクのプログラマブルI/Oエレメント機能 x
2.2.3.1. ガイドライン: プログラマブル出力スルーレート・コントロール 2.2.3.2. ガイドライン: プログラマブル・オープンドレイン出力 2.2.3.3. ガイドライン: プログラマブル・バスホールド 2.2.3.4. ガイドライン: プログラマブル・プルアップ抵抗 2.2.3.5. ガイドライン: プログラマブル・ディエンファシス
2.3. GPIO実装ガイド x
2.3.1. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て 2.3.2. インテル® Quartus® Prime Pin PlannerでのピンI/O規格の割り当て
2.3.1. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て x
2.3.1.1. インテル® Quartus® Prime Assignment EditorでのピンI/O規格の割り当て 2.3.1.2. インテル® Quartus® Prime Assignment EditorでのプログラマブルIOE機能の割り当て 2.3.1.3. GPIOプログラマブルIOE機能のアサインメント名と設定
2.4. GPIO終端 x
2.4.1. FシリーズおよびIシリーズ・デバイスでのシングルエンドI/O終端 2.4.2. True Differential Signaling I/O終端
2.4.1. FシリーズおよびIシリーズ・デバイスでのシングルエンドI/O終端 x
2.4.1.1. シングルエンドI/O規格のOCT終端 2.4.1.2. OCTキャリブレーション・ブロック 2.4.1.3. シングルエンドI/O規格の外部終端 2.4.1.4. シングルエンドI/O終端の実装ガイド
2.4.1.1. シングルエンドI/O規格のOCT終端 x
2.4.1.1.1. RS OCT 2.4.1.1.2. RT OCT 2.4.1.1.3. ダイナミックOCT
2.4.1.4. シングルエンドI/O終端の実装ガイド x
2.4.1.4.1. Assignment Editorを使用したOCTのコンフィグレーション 2.4.1.4.2. OCT機能のアサインメント名と設定
2.4.2. True Differential Signaling I/O終端 x
2.4.2.1. True Differential Signaling I/O規格のOCT終端 2.4.2.2. True Differential Signaling I/O規格の外部終端
2.4.2.1. True Differential Signaling I/O規格のOCT終端 x
2.4.2.1.1. Assignment Editorを使用した差動入力RD OCTのコンフィグレーション 2.4.2.1.2. ガイドライン: 差動入力RD OCT
2.5. GPIOのデザイン・ガイドライン x
2.5.1. VREFソースと VREF ピン 2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装 2.5.3. OCTキャリブレーション・ブロック要件 2.5.4. I/Oピンの配置要件 2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック 2.5.6. 同時スイッチング・ノイズ 2.5.7. 特別なピンの要件 2.5.8. 外部メモリー・インターフェイスのピン配置要件 2.5.9. HPS共有I/Oの要件 2.5.10. クロッキング要件 2.5.11. SDM共有I/Oの要件 2.5.12. 未使用ピン 2.5.13. 未使用のGPIOバンクの電圧設定 2.5.14. 電源シーケンス中のGPIOピン 2.5.15. GPIO入力ピンのドライブ強度の要件 2.5.16. 最大DC電流制限 2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性 2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン 2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
2.6. GPIOシミュレーション x
2.6.1. IBISモデル 2.6.2. HSPICE* モデル 2.6.3. ネット長レポート
3. Intel Agilex® 7 FシリーズおよびIシリーズのHPS I/Oバンク x
3.1. HPS I/Oバンクの概要 3.2. HPS I/O機能 3.3. HPS I/O実装ガイド 3.4. HPS I/Oのデザイン・ガイドライン 3.5. HPS I/Oシミュレーション
3.2. HPS I/O機能 x
3.2.1. HPS I/OバンクでサポートされているI/O規格 3.2.2. HPS I/Oバッファーの動作 3.2.3. HPS I/OバンクのプログラマブルI/Oエレメントの機能
3.3. HPS I/O実装ガイド x
3.3.1. HPS I/Oのオープンドレイン機能のコンフィグレーション 3.3.2. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て 3.3.3. インテル® Quartus® Prime Pin PlannerでのピンI/O規格の割り当て
3.3.2. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て x
3.3.2.1. インテル® Quartus® Prime Assignment EditorでのプログラマブルIOE機能の割り当て 3.3.2.2. HPS I/OプログラマブルIOE機能のアサインメント名と設定
3.4. HPS I/Oのデザイン・ガイドライン x
3.4.1. 未使用ピン 3.4.2. 電源シーケンス中のHPS I/Oピン 3.4.3. HPS共有I/Oの要件
3.5. HPS I/Oシミュレーション x
3.5.1. HPS IBISモデル 3.5.2. ネット長レポート
4. Intel Agilex® 7 FシリーズおよびIシリーズのSDM I/Oバンク x
4.1. SDM I/Oバンクの概要 4.2. SDM I/O機能 4.3. SDM I/Oのデザイン・ガイドライン 4.4. SDM I/Oシミュレーション
4.2. SDM I/O機能 x
4.2.1. SDM I/OバンクでサポートされているI/O規格 4.2.2. SDM I/Oバッファーの動作 4.2.3. コンフィグレーション・ピンの I/O 規格と機能
4.3. SDM I/Oのデザイン・ガイドライン x
4.3.1. 未使用ピン 4.3.2. 電源シーケンス中のSDM I/Oピン
4.4. SDM I/Oシミュレーション x
4.4.1. SDM IBISモデル 4.4.2. ネット長レポート
6. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/OのIP x
6.1. GPIO Intel® FPGA IP 6.2. OCT Intel® FPGA IP
6.1. GPIO Intel® FPGA IP x
6.1.1. GPIO Intel® FPGA IPのリリース情報 6.1.2. GPIO Intel® FPGA IPの生成 6.1.3. GPIO Intel® FPGA IPのパラメーター設定 6.1.4. GPIO Intel® FPGA IPのインターフェイス信号 6.1.5. GPIO Intel® FPGA IPのアーキテクチャー 6.1.6. リソース使用率とデザイン・パフォーマンスの検証 6.1.7. GPIO Intel® FPGA IPのタイミング 6.1.8. GPIO Intel® FPGA IPのデザイン例
6.1.2. GPIO Intel® FPGA IPの生成 x
6.1.2.1. Intel® FPGA IP生成の出力
6.1.3. GPIO Intel® FPGA IPのパラメーター設定 x
6.1.3.1. ガイドライン: 移行されたIPの datain_h ポートと datain_l ポートのスワップ
6.1.4. GPIO Intel® FPGA IPのインターフェイス信号 x
6.1.4.1. 共有信号 6.1.4.2. データ・インターフェイス用のデータのビット順 6.1.4.3. 入力バスと出力バスの上位ビットおよび下位ビット 6.1.4.4. データ・インターフェイス信号と対応するクロック
6.1.5. GPIO Intel® FPGA IPのアーキテクチャー x
6.1.5.1. GPIO Intel® FPGA IPのデータパス 6.1.5.2. レジスターパッキング
6.1.5.1. GPIO Intel® FPGA IPのデータパス x
6.1.5.1.1. 入力パス 6.1.5.1.2. 出力および出力イネーブルパス
6.1.7. GPIO Intel® FPGA IPのタイミング x
6.1.7.1. タイミング・コンポーネント 6.1.7.2. 遅延エレメント 6.1.7.3. タイミング解析 6.1.7.4. タイミング・クロージャーのガイドライン
6.1.7.3. タイミング解析 x
6.1.7.3.1. シングル・データ・レートの入力レジスター 6.1.7.3.2. フルレートまたはハーフレートDDIOの入力レジスター 6.1.7.3.3. シングル・データ・レートの出力レジスター 6.1.7.3.4. フルレートまたはハーフレートDDIOの出力レジスター
6.1.8. GPIO Intel® FPGA IPのデザイン例 x
6.1.8.1. GPIO Intel® FPGA IPの合成可能な インテル® Quartus® Primeのデザイン例 6.1.8.2. GPIO Intel® FPGA IPシミュレーションのデザイン例
6.2. OCT Intel® FPGA IP x
6.2.1. リリース情報 6.2.2. OCT Intel® FPGA IPの生成 6.2.3. OCT Intel® FPGA IPのパラメーター設定 6.2.4. OCT Intel® FPGA IP信号 6.2.5. QSFアサインメント 6.2.6. OCT Intel® FPGA IPのアーキテクチャー 6.2.7. OCT Intel® FPGA IPのデザイン例
6.2.2. OCT Intel® FPGA IPの生成 x
6.2.2.1. Intel® FPGA IP生成の出力
6.2.7. OCT Intel® FPGA IPのデザイン例 x
6.2.7.1. インテル® Quartus® Primeのデザイン例の生成
7. プログラマブルI/O機能の説明 x
7.1. プログラマブル・プリエンファシス 7.2. プログラマブル・ディエンファシス 7.3. プログラマブル差動出力電圧
1. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/Oの概要
2. Intel Agilex® 7 FシリーズおよびIシリーズのGPIOバンク
3. Intel Agilex® 7 FシリーズおよびIシリーズのHPS I/Oバンク
4. Intel Agilex® 7 FシリーズおよびIシリーズのSDM I/Oバンク
5. Intel Agilex® 7 FシリーズおよびIシリーズI/Oトラブルシューティングのガイドライン
6. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/OのIP
7. プログラマブルI/O機能の説明
8. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズに関連するドキュメント
9. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの改訂履歴

7. プログラマブルI/O機能の説明

表 63.  I/O機能と説明
I/O機能 説明
プログラマブル出力スルーレート・コントロール

各I/Oピンにはスルーレート・コントロールが含まれており、ピンごとにスルーレートを指定できます。スルーレート・コントロールは、信号の立ち上がりエッジと立ち下がりエッジの両方に影響します。

より速いスルーレートにより、高性能システム向けに高速遷移が提供されます。一方、より遅いスルーレートにより、システムノイズとクロストークが低減されますが、立ち上がりエッジと立ち下がりエッジにわずかな遅延が追加されます。
プログラマブルIOE遅延

プログラマブルIOE遅延をアクティブ化することにより、ホールド時間をゼロにし、セットアップ時間を最小化し、またはクロックから出力までの時間を長くできます。この機能は、タイミングマージンの読み出しと書き込みに役立ちます。これは、バス上の信号間の不確実性を最小限に抑えるためです。

各ピンは、ピンから入力までのレジスターからの異なる入力遅延、またはレジスターから出力までのピン値からの遅延を持つことができます。これは、バス内の信号がデバイスに出入りするのと同じ遅延を持つようにするためです。

プログラマブル・オープンドレイン出力

プログラマブル・オープンドレイン出力は、出力バッファーへのロジックがHighの場合、出力にハイインピーダンス状態を提供します。出力バッファーへのロジックがLowの場合、出力は低くなります。

複数のオープンドレイン出力をワイヤーに接続できます。この接続タイプは論理OR関数のようなもので、一般的には、アクティブLowのワイヤーOR回路と呼ばれます。出力の少なくとも1つが論理0状態 (アクティブ) の場合、回路は電流をシンクし、ラインを低電圧にします。

バスに複数のデバイスを接続している場合は、オープンドレイン出力を使用できます。例えば、任意のデバイスによって、または割り込みとしてアサートできるシステムレベルのコントロール信号にオープンドレイン出力を使用できます。
プログラマブル・バスホールド

各入力ピンまたは双方向ピンでは、コンフィグレーション後にのみアクティブになるオプションのバスホールド機能をサポートします。デバイスがユーザーモードに入ると、バスホールド回路はコンフィグレーションの終わりまでにピンに存在する値をキャプチャします。

バスホールド回路は抵抗を使用して、信号レベルを最後に駆動されたピンのステートに弱く引きます。バスホールド回路は、次の入力信号が生じるまでこのピンのステートを保持します。そのため、バスをトライステートにする場合、信号レベルを保つ外部プルアップまたはプルダウン抵抗が不要になります。

各入力ピンまたは双方向ピンごとに、バスホールド回路で駆動されないピンを個別に指定し、ノイズによって意図しない高周波スイッチングが発生する可能性がある、入力しきい値電圧から引き離すことができます。信号のオーバードライブを防止するために、バスホールド回路は、入力ピンまたは双方向ピンの電圧レベルをI/Oバンクの電源レベルよりも低く駆動します。
プログラマブル・プルアップ抵抗

サポートされているバンクの各入力または双方向ピンでは、ユーザーモード中にオプションのプログラマブル・プルアップ抵抗を提供します。プルアップ抵抗は、I/OをI/Oバンクの電源レベルに弱く保持します。
プログラマブル・プルダウン抵抗

サポートされているバンクの各I/Oピンは、ユーザーモード中にオプションのプログラマブル・プルダウン抵抗を提供します。プルダウン抵抗は、I/Oをグランドレベルに弱く保持します。
プログラマブル・プリエンファシス

プリエンファシスは、スイッチング中に出力信号の高周波コンポーネントを瞬間的にブーストして、出力スルーレートを増加させます。必要なプリエンファシスの量は、伝送ラインに沿った高周波コンポーネントの減衰によって異なります。

詳細については、プログラマブル・プリエンファシス を参照してください。

プログラマブル・ディエンファシス

ディエンファシスは、シンボルが指定された期間より長い場合、I/O信号の高さを減衰させます。ディエンファシスを使用して信号の振幅を変更し、長い伝送パスでの信号の劣化を補正できます。

詳細については、プログラマブル・ディエンファシス を参照してください。

プログラマブル差動出力電圧

プログラマブルVOD設定により、出力アイ開口部を調整して、トレース長と消費電力を最適化できます。VODスイングを高くするとレシーバー側の電圧マージンが改善され、VODスイングを小さくすると消費電力が削減されます。

詳細については、プログラマブル差動出力電圧 を参照してください。

Schmitt Trigger

Schmitt Triggerを使用すると、入力バッファーは、低速の入力エッジレートと高速の出力エッジレートに応答できます。最も重要なのは、Schmitt Triggerによって入力バッファーにヒステリシスが提供されることです。これは、ロジックアレイに駆動される入力信号で、立ち上がりの遅いノイズの多い入力信号がリンギングまたは発振するのを防止します。

この機能によって、デバイス入力にシステムノイズ耐性が提供されますが、わずかな公称入力遅延が追加されます。

セクションの内容
プログラマブル・プリエンファシス
プログラマブル・ディエンファシス
プログラマブル差動出力電圧

レベル 2 の表題