Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズ

ダウンロード PDF
ID 683780
日付 4/19/2023
Public
ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/Oの概要 2. Intel Agilex® 7 FシリーズおよびIシリーズのGPIOバンク 3. Intel Agilex® 7 FシリーズおよびIシリーズのHPS I/Oバンク 4. Intel Agilex® 7 FシリーズおよびIシリーズのSDM I/Oバンク 5. Intel Agilex® 7 FシリーズおよびIシリーズI/Oトラブルシューティングのガイドライン 6. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/OのIP 7. プログラマブルI/O機能の説明 8. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズに関連するドキュメント 9. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの改訂履歴
1. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/Oの概要 x
1.1. パッケージの選択とI/O垂直移行のサポート 1.2. I/Oバンクの種類
2. Intel Agilex® 7 FシリーズおよびIシリーズのGPIOバンク x
2.1. GPIOバンクの概要 2.2. GPIOの機能 2.3. GPIO実装ガイド 2.4. GPIO終端 2.5. GPIOのデザイン・ガイドライン 2.6. GPIOシミュレーション
2.1. GPIOバンクの概要 x
2.1.1. GPIOバンクの構造 2.1.2. GPIOバッファーとレジスター
2.2. GPIOの機能 x
2.2.1. GPIOバンクのサポートされているI/O規格 2.2.2. GPIOバッファーの動作 2.2.3. GPIOバンクのプログラマブルI/Oエレメント機能
2.2.3. GPIOバンクのプログラマブルI/Oエレメント機能 x
2.2.3.1. ガイドライン: プログラマブル出力スルーレート・コントロール 2.2.3.2. ガイドライン: プログラマブル・オープンドレイン出力 2.2.3.3. ガイドライン: プログラマブル・バスホールド 2.2.3.4. ガイドライン: プログラマブル・プルアップ抵抗 2.2.3.5. ガイドライン: プログラマブル・ディエンファシス
2.3. GPIO実装ガイド x
2.3.1. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て 2.3.2. インテル® Quartus® Prime Pin PlannerでのピンI/O規格の割り当て
2.3.1. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て x
2.3.1.1. インテル® Quartus® Prime Assignment EditorでのピンI/O規格の割り当て 2.3.1.2. インテル® Quartus® Prime Assignment EditorでのプログラマブルIOE機能の割り当て 2.3.1.3. GPIOプログラマブルIOE機能のアサインメント名と設定
2.4. GPIO終端 x
2.4.1. FシリーズおよびIシリーズ・デバイスでのシングルエンドI/O終端 2.4.2. True Differential Signaling I/O終端
2.4.1. FシリーズおよびIシリーズ・デバイスでのシングルエンドI/O終端 x
2.4.1.1. シングルエンドI/O規格のOCT終端 2.4.1.2. OCTキャリブレーション・ブロック 2.4.1.3. シングルエンドI/O規格の外部終端 2.4.1.4. シングルエンドI/O終端の実装ガイド
2.4.1.1. シングルエンドI/O規格のOCT終端 x
2.4.1.1.1. RS OCT 2.4.1.1.2. RT OCT 2.4.1.1.3. ダイナミックOCT
2.4.1.4. シングルエンドI/O終端の実装ガイド x
2.4.1.4.1. Assignment Editorを使用したOCTのコンフィグレーション 2.4.1.4.2. OCT機能のアサインメント名と設定
2.4.2. True Differential Signaling I/O終端 x
2.4.2.1. True Differential Signaling I/O規格のOCT終端 2.4.2.2. True Differential Signaling I/O規格の外部終端
2.4.2.1. True Differential Signaling I/O規格のOCT終端 x
2.4.2.1.1. Assignment Editorを使用した差動入力RD OCTのコンフィグレーション 2.4.2.1.2. ガイドライン: 差動入力RD OCT
2.5. GPIOのデザイン・ガイドライン x
2.5.1. VREFソースと VREF ピン 2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装 2.5.3. OCTキャリブレーション・ブロック要件 2.5.4. I/Oピンの配置要件 2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック 2.5.6. 同時スイッチング・ノイズ 2.5.7. 特別なピンの要件 2.5.8. 外部メモリー・インターフェイスのピン配置要件 2.5.9. HPS共有I/Oの要件 2.5.10. クロッキング要件 2.5.11. SDM共有I/Oの要件 2.5.12. 未使用ピン 2.5.13. 未使用のGPIOバンクの電圧設定 2.5.14. 電源シーケンス中のGPIOピン 2.5.15. GPIO入力ピンのドライブ強度の要件 2.5.16. 最大DC電流制限 2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性 2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン 2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
2.6. GPIOシミュレーション x
2.6.1. IBISモデル 2.6.2. HSPICE* モデル 2.6.3. ネット長レポート
3. Intel Agilex® 7 FシリーズおよびIシリーズのHPS I/Oバンク x
3.1. HPS I/Oバンクの概要 3.2. HPS I/O機能 3.3. HPS I/O実装ガイド 3.4. HPS I/Oのデザイン・ガイドライン 3.5. HPS I/Oシミュレーション
3.2. HPS I/O機能 x
3.2.1. HPS I/OバンクでサポートされているI/O規格 3.2.2. HPS I/Oバッファーの動作 3.2.3. HPS I/OバンクのプログラマブルI/Oエレメントの機能
3.3. HPS I/O実装ガイド x
3.3.1. HPS I/Oのオープンドレイン機能のコンフィグレーション 3.3.2. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て 3.3.3. インテル® Quartus® Prime Pin PlannerでのピンI/O規格の割り当て
3.3.2. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て x
3.3.2.1. インテル® Quartus® Prime Assignment EditorでのプログラマブルIOE機能の割り当て 3.3.2.2. HPS I/OプログラマブルIOE機能のアサインメント名と設定
3.4. HPS I/Oのデザイン・ガイドライン x
3.4.1. 未使用ピン 3.4.2. 電源シーケンス中のHPS I/Oピン 3.4.3. HPS共有I/Oの要件
3.5. HPS I/Oシミュレーション x
3.5.1. HPS IBISモデル 3.5.2. ネット長レポート
4. Intel Agilex® 7 FシリーズおよびIシリーズのSDM I/Oバンク x
4.1. SDM I/Oバンクの概要 4.2. SDM I/O機能 4.3. SDM I/Oのデザイン・ガイドライン 4.4. SDM I/Oシミュレーション
4.2. SDM I/O機能 x
4.2.1. SDM I/OバンクでサポートされているI/O規格 4.2.2. SDM I/Oバッファーの動作 4.2.3. コンフィグレーション・ピンの I/O 規格と機能
4.3. SDM I/Oのデザイン・ガイドライン x
4.3.1. 未使用ピン 4.3.2. 電源シーケンス中のSDM I/Oピン
4.4. SDM I/Oシミュレーション x
4.4.1. SDM IBISモデル 4.4.2. ネット長レポート
6. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/OのIP x
6.1. GPIO Intel® FPGA IP 6.2. OCT Intel® FPGA IP
6.1. GPIO Intel® FPGA IP x
6.1.1. GPIO Intel® FPGA IPのリリース情報 6.1.2. GPIO Intel® FPGA IPの生成 6.1.3. GPIO Intel® FPGA IPのパラメーター設定 6.1.4. GPIO Intel® FPGA IPのインターフェイス信号 6.1.5. GPIO Intel® FPGA IPのアーキテクチャー 6.1.6. リソース使用率とデザイン・パフォーマンスの検証 6.1.7. GPIO Intel® FPGA IPのタイミング 6.1.8. GPIO Intel® FPGA IPのデザイン例
6.1.2. GPIO Intel® FPGA IPの生成 x
6.1.2.1. Intel® FPGA IP生成の出力
6.1.3. GPIO Intel® FPGA IPのパラメーター設定 x
6.1.3.1. ガイドライン: 移行されたIPの datain_h ポートと datain_l ポートのスワップ
6.1.4. GPIO Intel® FPGA IPのインターフェイス信号 x
6.1.4.1. 共有信号 6.1.4.2. データ・インターフェイス用のデータのビット順 6.1.4.3. 入力バスと出力バスの上位ビットおよび下位ビット 6.1.4.4. データ・インターフェイス信号と対応するクロック
6.1.5. GPIO Intel® FPGA IPのアーキテクチャー x
6.1.5.1. GPIO Intel® FPGA IPのデータパス 6.1.5.2. レジスターパッキング
6.1.5.1. GPIO Intel® FPGA IPのデータパス x
6.1.5.1.1. 入力パス 6.1.5.1.2. 出力および出力イネーブルパス
6.1.7. GPIO Intel® FPGA IPのタイミング x
6.1.7.1. タイミング・コンポーネント 6.1.7.2. 遅延エレメント 6.1.7.3. タイミング解析 6.1.7.4. タイミング・クロージャーのガイドライン
6.1.7.3. タイミング解析 x
6.1.7.3.1. シングル・データ・レートの入力レジスター 6.1.7.3.2. フルレートまたはハーフレートDDIOの入力レジスター 6.1.7.3.3. シングル・データ・レートの出力レジスター 6.1.7.3.4. フルレートまたはハーフレートDDIOの出力レジスター
6.1.8. GPIO Intel® FPGA IPのデザイン例 x
6.1.8.1. GPIO Intel® FPGA IPの合成可能な インテル® Quartus® Primeのデザイン例 6.1.8.2. GPIO Intel® FPGA IPシミュレーションのデザイン例
6.2. OCT Intel® FPGA IP x
6.2.1. リリース情報 6.2.2. OCT Intel® FPGA IPの生成 6.2.3. OCT Intel® FPGA IPのパラメーター設定 6.2.4. OCT Intel® FPGA IP信号 6.2.5. QSFアサインメント 6.2.6. OCT Intel® FPGA IPのアーキテクチャー 6.2.7. OCT Intel® FPGA IPのデザイン例
6.2.2. OCT Intel® FPGA IPの生成 x
6.2.2.1. Intel® FPGA IP生成の出力
6.2.7. OCT Intel® FPGA IPのデザイン例 x
6.2.7.1. インテル® Quartus® Primeのデザイン例の生成
7. プログラマブルI/O機能の説明 x
7.1. プログラマブル・プリエンファシス 7.2. プログラマブル・ディエンファシス 7.3. プログラマブル差動出力電圧
1. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/Oの概要
2. Intel Agilex® 7 FシリーズおよびIシリーズのGPIOバンク
3. Intel Agilex® 7 FシリーズおよびIシリーズのHPS I/Oバンク
4. Intel Agilex® 7 FシリーズおよびIシリーズのSDM I/Oバンク
5. Intel Agilex® 7 FシリーズおよびIシリーズI/Oトラブルシューティングのガイドライン
6. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/OのIP
7. プログラマブルI/O機能の説明
8. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズに関連するドキュメント
9. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの改訂履歴

9. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeバージョン 変更内容
2023.04.19 23.1 パッケージR3184Bを、AGI 041デバイスに追加しました。
2023.02.20 22.4
  • AGI 041を追加しました。
  • パッケージR3184Aを追加しました。
  • 製品ファミリー名を「Intel Agilex 7」に更新しました。
  • ドキュメントのタイトルを インテル® Agilex™ FシリーズおよびIシリーズ汎用I/Oユーザー ガイドから、 Intel® Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズに変更しました。
2022.09.29 22.3
  • GPIOバンクのRS OCTの選択可能なI/O規格を一覧表示した表で、1.2 V LVCMOS I/O規格のキャリブレーション値を含むRS OCTを削除しました。
  • VREFソースと VREF ピンのガイドラインで、内部VREFが外部メモリー・インターフェイスでのみサポートされていることを明確にしました。
2022.06.14 22.1 パッケージR3184Aを削除しました。
2022.03.28 22.1
  • ドキュメントを再構築および書き直して、参照のしやすさとモジュール性を向上させました。
  • ドキュメントのタイトルを、 インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイドから インテル® Agilex™ FシリーズおよびIシリーズ汎用I/Oユーザーガイドに変更しました。
  • LVDS SERDESセクションを新しいドキュメント、 Intel® Agilex™ F-Series and I-Series LVDS SERDES User Guideに移動しました。
  • 垂直移行のサポートの図を更新しました。
    • インテル® Agilex™ AGI 035およびAGI 040製品ラインを追加しました。
    • パッケージF2581AをR2581Aに、R1935AをR1805Aに変更しました。
  • GPIOバンクのプログラマブルI/Oエレメント機能を一覧表示しているトピックで、SSTL-12 I/O規格のスルーレート・コントロール設定を更新しました。
  • Assignment Editorの機能のリストから「プログラマブル・オープンドレイン出力」を削除しました。GPIO Intel® FPGA IPパラメーター・エディターを使用して、オープンドレイン機能をオンにすることができます。
  • IBISモデルに関するトピックを追加しました。
  • VREFソースと VREF ピンに関するトピックで、POD12 I/O規格を、同じI/Oレーン内の他の電圧リファレンス形式のI/O規格と混合できないことを明確にしました。
  • シングル・データ・レート出力レジスターに関するトピックの出力クロック名を、sdr_out_clk から sdr_out_outclk に訂正しました。
  • True Differential Signalingレシーバーペア配置の例を示す図を更新して、明確性を向上させました。
  • HPS I/OプログラマブルIOE機能のアサインメント名と設定を一覧表示しているトピックで、サポートされているスルーレート値を更新しました。
  • ユーザーガイドのアーカイブセクションを削除しました。このユーザーガイドの最新バージョンと以前のバージョンについては、 インテル® Agilex™ FシリーズおよびIシリーズ汎用I/Oユーザーガイドを参照してください。
2021.10.29 21.3
  • I/Oバッファーの動作に関するトピックを更新して、パワーアップ、パワーダウン、および電源オフのステートに関する詳細を追加しました。
  • 電源シーケンス中のGPIOバンク、HPSバンク、およびSDMバンクのI/Oピンのガイドラインを更新しました。
  • さまざまなコンフィグレーション・スキームのコンフィグレーション・ピンのI/O規格と機能を一覧表示するセクションを追加しました。
  • コンフィグレーション・ピンのI/O規格と機能を一覧表示した表を削除しました。
2021.10.04 21.3
  • パッケージの選択とI/O垂直移行情報を更新しました。
  • プログラマブル・ディエンファシスに関するトピックを更新しました。
    • ディエンファシス効果が、インターフェイス・クロック周波数に応じて1 UIまたは0.5 UIの信号に影響するようになりました。
    • 参照しやすいようにコンテンツを再構成しました。
  • GPIO IPバージョンを21.0.0に更新しました。
  • NCSimのサポートを削除しました。
2021.07.15 21.2 シングルエンドGPIO入力パスの簡略図を示す図を更新して、dout[0] を dout[3] に、dout[3] を dout[0] に更新しました。
2021.04.05 21.1
  • 垂直移行の表を更新しました。
    • AGF 004製品ラインを削除しました。
    • F1149A、R1615A,、R2013A、R2470A、R3179C、R2581A、R3179B、およびR3179Aパッケージを削除しました。
    • R1546A、R2340A、R3184C、F2581A、R3184B、およびR3184Aパッケージを追加しました。
  • Hタイルと3 V I/Oサポートを削除しました。
  • インテル® Agilex™ AGF 014 FPGAを削除しました。
  • POD-12およびDifferential POD-12 I/O規格のデフォルト設定を「High」から「Off」に更新しました。
  • Schmitt Trigger入力バッファー機能に関するトピックを追加しました。
  • Schmitt Trigger入力バッファーのアサインメント設定を追加しました。
  • 0 V、1.2 V、または1.5 Vを、未使用のI/Oバンクの VCCIO_PIO ピンに割り当てるためのサポートを追加しました。
  • I/Oバンク構造を示す図を更新して明確性を向上させ、3 V I/Oを削除しました。
  • GPIOおよびLVDS SERDES IPのIPバージョンを20.0.0に更新しました。
2020.09.28 20.3
  • 次のトピックに、3 V HタイルI/O情報を追加しました。
    • 汎用I/OおよびLVDS SERDESの概要
    • インテル® Agilex™ I/O および差動I/O バッファー
    • I/Oバンク
    • サポートされているI/O規格
    • インテル® Agilex™ デバイスのプログラム可能なI/Oエレメント (IOE) 機能
    • シングルエンドI/O規格のOCT終端
    • RS OCT
    • シングルエンドI/O規格の外部終端
    • 入力パス
    • GPIO Intel FPGA IPアーキテクチャー
  • I/Oバッファーの動作のパワーダウン中のピン信号の電圧レベルを更新しました。
  • I/Oサブバンク内のIPインスタンス数でサポートされている使用モードの表を更新し、IPインスタンスあたりのトランスミッター・チャネルとレシーバーチャネルの最大数を明確にしました。
  • 次の表で、lvds_clk 信号と ext_lvds_clk 信号の幅を更新しました。
    • 例: IOPLL IPを使用した出力クロックの生成 (非DPAモードのレシーバー)
    • 例: IOPLL IPを使用した出力クロックの生成 (DPAまたはソフトCDRモードのレシーバー)
    • 例: トランスミッターとレシーバー・チャネル向けの共有IOPLL IPを使用した出力クロックの生成 (DPAまたはソフトCDRモードのレシーバー)
  • 次のトピックで、複数のI/Oバンク機能にわたるトランスミッターに関する情報を削除しました。
    • 外部PLLモードのIOPLLパラメーター値
    • 外部PLLモードを備えた インテル® Agilex™ LVDSインターフェイス
  • IOPLL IPおよびLVDS SERDES IP間の信号インターフェイスの表のIOPLL IP設定を更新しました。
  • IOPLL IPを備えたソフトCDR LVDSレシーバー・インターフェイス (同じサブバンク内にLVDSトランスミッターあり) の図を更新しました。
  • I/Oのデザイン・ガイドラインの章に、次のガイドラインのトピックを追加しました。
    • 未使用のI/Oバンクの電圧設定
    • GPIO入力ピンのドライブ強度の要件
    • Observe Device Absolute Maximum Rating for 3.0 V Interfacing
    • Use Only One Voltage for All 3 V I/O Banks
    • I/Oレーンあたりの最大真の差動信号のRXペア
    • Do Not Drive 3 V I/O Pins During Power Sequencing
  • LVDS SERDES Intel FPGA IPバージョンを19.5.0に更新し、次の変更を加えました。
    • IPの電力使用量を改善しました。
    • General Settingsタブの表のDuplex Featureパラメーターを削除しました。
    • PLL Settingsタブの表のFPGA/PLL speed gradeの条件を更新しました。
  • 汎用I/Oデバッグ・ガイドラインの表と高速SERDES I/Oデバッグ・ガイドラインの表に、簡単な説明を追加しました。
2020.06.22 20.2
  • インテル® Agilex™ 製品ライン全体の移行機能 - 暫定版のイメージで、R2560A の名前をR2581A に変更しました。
  • インテル® Agilex™ GPIOバンクのプログラム可能なIOE機能の設定の表とプログラマブル・ディエンファシスの項で、プログラマブル・ディエンファシス機能がFastスルーレート設定を使用する場合にのみ使用可能であることを明確にしました。
  • Avalon-STコンフィグレーション・スキームのGPIOピンの新しいガイドラインのトピックを追加しました。
  • トラブルシューティングのガイドラインのトピックを追加しました。
  • 次のKDBリンクを、トランスミッターのチャネル間スキューのトピックとレシーバー・スキュー・マージンのトピックに追加しました。
    • LVDS SERDES Intel® FPGA IP SDCの「TCCS Report」が無効なTCCS値を報告する理由
    • LVDS SERDES Intel® FPGA IP SDCの「TCCS Report」が無効なTCCS値を報告する理由
  • GPIO Intel FPGA IPのリリース情報、 OCT Intel FPGA IPのリリース情報、および LVDS SERDES Intel FPGA IPのリリース情報のトピックに対するリリースノートのリンクを追加しました。
2020.04.13 20.1
  • GPIOおよびEMIF実装のデフォルトのスルーレート設定を備えた、 インテル® Agilex™ GPIOバンクのプログラム可能なIOE機能の設定の表を更新しました。
  • プログラマブル出力スルーレート・コントロールのトピックを更新して、デザインの実装ごとに異なるスルーレート設定を指定しました。
  • HSPICEシミュレーションを使用して、プログラマブル・オープンドレイン出力のトピックの出力電圧を検証する推奨を削除しました。
  • 外部I/O終端のトピックのガイドラインを更新しました。
  • 外部I/O終端に、1.2 V VCCIO_PIOのAC結合の外部終端の図を追加しました。
  • I/Oシミュレーションのトピックの、シミュレーション・モデルの説明の表を追加しました。
  • ユーザーモードOCTのトピックの、ユーザーモード・キャリブレーション用のOCT Intel FPGA IPおよびGPIO Intel FPGA IPの接続を更新しました。
  • QSFアサインメントの表に、RZQ_GROUP QSFアサインメントの説明を追加しました。
  • QSFアサインメントのトピックに、OCTブロックおよびプリミティブI/Oバッファー接続の図を追加しました。
  • 電源シーケンス中のGPIOピンのガイドラインの項の名前を電源シーケンス中のGPIO、HPS、およびSDMバンクのI/Oピンのガイドラインに変更して、同項のGPIO、HPS、およびSDM I/Oピンのガイドラインを更新しました。
  • LVDS SERDES Intel FPGA IPバージョン19.4.0に関する情報を更新しました。
    • IPを備えた非DPAまたはDPA LVDSレシーバー・インターフェイス (同じサブバンク内にLVDSトランスミッターあり) の図、IPを備えたソフトCDR LVDSレシーバー・インターフェイス (同じサブバンク内にLVDSトランスミッターあり) の図、およびIPを備えたLVDSトランスミッター・インターフェイスの図で、pll_areset 信号の接続を更新しました。
    • LVDS SERDES IPの外部PLL信号および IOPLLおよびLVDS SERDES IPの信号インターフェイスの表に、ext_pll_locked 信号の説明を追加しました。
    • DPA ModeでのLVDS SERDES IPの初期化およびNon-DPA ModeでのLVDS SERDES IPの初期化のトピックに、ext_pll_locked 信号および pll_locked 信号間の遅延に関する注記を追加しました。
2019.12.16 19.4
  • GPIO Intel FPGA IPバージョン19.3.0の情報を更新しました。
    • seriesterminationcontrol 信号および parallelterminationcontrol 信号を、terminationcontrol 信号に変更しました。
  • OCTキャリブレーション・ブロックのトピックに、混合I/O規格のキャリブレーション・ブロックに関する説明を更新しました。
  • LVDS SERDES Intel FPGA IPバージョン19.3.0についての情報を追加しました。
  • 配置要件のトピックに、ピンアウトファイル内に共有OE、リセット、およびクロックイネーブル信号を含むx4 DQグループの例の図を追加しました。
  • I/Oのデザイン・ガイドラインの章に、同時スイッチング・ノイズおよびクロッキング要件のトピックを追加しました。
  • LVDS SERDESのデザイン・ガイドラインの章に、LVDSトランスミッターおよびレシーバーの同じI/Oバンク内への配置および外部PLLの使用のトピックを追加しました。
  • OCT Intel FPGA IPバージョン19.3.0のデザイン例を生成する情報を追加しました。
  • Net Length Reportsのトピックを追加しました。
2019.09.30 19.3
  • 差動信号の名前を1.5 V True Differential SignalingからTrue Differential Signalingに変更しました。
  • インテル® Agilex™ GPIOバンクでサポートされているI/O規格の表に、VCCIO_PIO電圧の入力列と出力列を追加しました。
  • 各I/O規格用の インテル® Quartus® Primeのアサインメント名を追加しました。
  • 次のトピックを追加しました。
    • インテル® Agilex™ デバイスのI/Oバッファーおよびレジスター
    • インテル® Quartus® Prime開発ソフトウェアでのI/O割り当てのコンフィグレーション
    • Assignment Editorを使用したI/O割り当てのコンフィグレーション
    • Pin Plannerを使用したI/O規格のコンフィグレーション
    • Assignment Editorを使用したOCTのコンフィグレーション
    • Assignment Editorを使用した差動入力RD OCTのコンフィグレーション
  • インテル® Agilex™ I/O終端の章を再構成しました。
  • RS OCTで選択可能なI/O規格の表で、デフォルトのRS OCTキャリブレーション値を更新しました。
  • OCTキャリブレーション・ブロックのトピックで、OCTキャリブレーション・ブロックがすべてのI/O規格でサポートできるRSおよびRT OCT設定の数についての説明を追加しました。
  • I/OおよびLVDS SERDESのデザイン・ガイドラインの章を再構成しました。
  • プログラマブル・ディエンファシスの項に、次の図を追加しました。
    • SSTLおよびHSTL I/O規格のディエンファシス・オフの信号減衰
    • SSTLおよびHSTL I/O規格の定インピーダンスのディエンファシスの信号減衰
    • SSTLおよびHSTL I/O規格の低消費電力ディエンファシスの信号減衰
    • POD12 I/O規格のディエンファシス・オフの信号減衰
    • POD12 I/O規格の低消費電力ディエンファシスの信号減衰
  • 最大DC電流制限のトピックの インテル® Agilex™ デバイスの最大DC電流制限を削除しました。
  • インテル® Agilex™ I/Oのデザイン・ガイドラインに、OCTキャリブレーション・ブロック要件のトピックを追加しました。
  • SDM共有I/Oの要件のトピックに、AVSTx16またはAVSTx32コンフィグレーション・スキームの使用に関する新しい制限を追加しました。
  • 最大 VREF ピンのリーク電流を4 μAから8 μAに変更しました。
  • GPIO Intel FPGA IPバージョン19.3.0についての情報を追加しました。
  • OCT Intel FPGA IPバージョン19.3.0についての情報を追加しました。
2019.04.02 19.1 初版
レベル 2 の表題