インテルのみ表示可能 — GUID: sam1412662505681
Ixiasoft
1. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/Oの概要
2. Intel Agilex® 7 FシリーズおよびIシリーズのGPIOバンク
3. Intel Agilex® 7 FシリーズおよびIシリーズのHPS I/Oバンク
4. Intel Agilex® 7 FシリーズおよびIシリーズのSDM I/Oバンク
5. Intel Agilex® 7 FシリーズおよびIシリーズI/Oトラブルシューティングのガイドライン
6. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/OのIP
7. プログラマブルI/O機能の説明
8. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズに関連するドキュメント
9. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの改訂履歴
2.5.1. VREFソースと VREF ピン
2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装
2.5.3. OCTキャリブレーション・ブロック要件
2.5.4. I/Oピンの配置要件
2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック
2.5.6. 同時スイッチング・ノイズ
2.5.7. 特別なピンの要件
2.5.8. 外部メモリー・インターフェイスのピン配置要件
2.5.9. HPS共有I/Oの要件
2.5.10. クロッキング要件
2.5.11. SDM共有I/Oの要件
2.5.12. 未使用ピン
2.5.13. 未使用のGPIOバンクの電圧設定
2.5.14. 電源シーケンス中のGPIOピン
2.5.15. GPIO入力ピンのドライブ強度の要件
2.5.16. 最大DC電流制限
2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性
2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン
2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
インテルのみ表示可能 — GUID: sam1412662505681
Ixiasoft
6.2.7. OCT Intel® FPGA IPのデザイン例
OCTでは、IPに選択されたものと同じコンフィグレーションに一致するデザイン例を生成できます。
デザイン例は、特定のアプリケーションを対象としない単純なデザインです。デザイン例は、IPをインスタンス化する方法のリファレンスとして使用できます。
デザイン例のファイルを生成するには、IP生成中に、GenerationダイアログボックスのGenerate Example Designオプションをオンにします。
注: OCT IPでは、VHDL生成をサポートしていません。
- ソフトウェアでは、IPとともに <instance>_example_design ディレクトリーを生成します。<instance>はIPの名前です。
- <instance>_example_design ディレクトリーには、make_qii_design.tcl スクリプトが含まれています。
注: .qsys ファイルは、デザイン例の生成中にのみ内部的に使用されます。このファイルを編集することはできません。