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1. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/Oの概要
2. Intel Agilex® 7 FシリーズおよびIシリーズのGPIOバンク
3. Intel Agilex® 7 FシリーズおよびIシリーズのHPS I/Oバンク
4. Intel Agilex® 7 FシリーズおよびIシリーズのSDM I/Oバンク
5. Intel Agilex® 7 FシリーズおよびIシリーズI/Oトラブルシューティングのガイドライン
6. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/OのIP
7. プログラマブルI/O機能の説明
8. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズに関連するドキュメント
9. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの改訂履歴
2.5.1. VREFソースと VREF ピン
2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装
2.5.3. OCTキャリブレーション・ブロック要件
2.5.4. I/Oピンの配置要件
2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック
2.5.6. 同時スイッチング・ノイズ
2.5.7. 特別なピンの要件
2.5.8. 外部メモリー・インターフェイスのピン配置要件
2.5.9. HPS共有I/Oの要件
2.5.10. クロッキング要件
2.5.11. SDM共有I/Oの要件
2.5.12. 未使用ピン
2.5.13. 未使用のGPIOバンクの電圧設定
2.5.14. 電源シーケンス中のGPIOピン
2.5.15. GPIO入力ピンのドライブ強度の要件
2.5.16. 最大DC電流制限
2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性
2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン
2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
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6.1.7.3.2. フルレートまたはハーフレートDDIOの入力レジスター
フルレートとハーフレートDDIO入力レジスターの入力側は同じです。仮想クロックを使用してFPGAへのオフチップ・トランスミッターをモデル化することにより、システムを適切に制約することができます。
図 43. フルレートまたはハーフレートDDIOの入力レジスター
コマンド | コマンド例 | 説明 |
---|---|---|
create_clock | create_clock -name virtual_clock -period "200 MHz" create_clock -name ddio_in_clk -period "200 MHz" ddio_in_clk |
仮想クロックとDDIOクロックのクロック設定を作成します。 |
set_input_delay | set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data |
タイミング・アナライザーに、転送の正のクロックエッジおよび負のクロックエッジを解析するよう指示します。2番目の set_input_delay コマンドの -add_delay に注意してください。 |
set_false_path | set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk |
タイミング・アナライザーに、負のエッジでトリガーされるレジスターへの正のクロックエッジ、および正のエッジでトリガーされるレジスターへの負のクロックエッジを無視するよう指示します。
注: ck_hr 周波数は、ck_fr 周波数の半分である必要があります。I/O PLLがクロックを駆動する場合は、derive_pll_clocks .sdc コマンドを使用することも可能です。
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