Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズ

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ID 683780
日付 4/19/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/Oの概要 2. Intel Agilex® 7 FシリーズおよびIシリーズのGPIOバンク 3. Intel Agilex® 7 FシリーズおよびIシリーズのHPS I/Oバンク 4. Intel Agilex® 7 FシリーズおよびIシリーズのSDM I/Oバンク 5. Intel Agilex® 7 FシリーズおよびIシリーズI/Oトラブルシューティングのガイドライン 6. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/OのIP 7. プログラマブルI/O機能の説明 8. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズに関連するドキュメント 9. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの改訂履歴
1. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/Oの概要 x
1.1. パッケージの選択とI/O垂直移行のサポート 1.2. I/Oバンクの種類
2. Intel Agilex® 7 FシリーズおよびIシリーズのGPIOバンク x
2.1. GPIOバンクの概要 2.2. GPIOの機能 2.3. GPIO実装ガイド 2.4. GPIO終端 2.5. GPIOのデザイン・ガイドライン 2.6. GPIOシミュレーション
2.1. GPIOバンクの概要 x
2.1.1. GPIOバンクの構造 2.1.2. GPIOバッファーとレジスター
2.2. GPIOの機能 x
2.2.1. GPIOバンクのサポートされているI/O規格 2.2.2. GPIOバッファーの動作 2.2.3. GPIOバンクのプログラマブルI/Oエレメント機能
2.2.3. GPIOバンクのプログラマブルI/Oエレメント機能 x
2.2.3.1. ガイドライン: プログラマブル出力スルーレート・コントロール 2.2.3.2. ガイドライン: プログラマブル・オープンドレイン出力 2.2.3.3. ガイドライン: プログラマブル・バスホールド 2.2.3.4. ガイドライン: プログラマブル・プルアップ抵抗 2.2.3.5. ガイドライン: プログラマブル・ディエンファシス
2.3. GPIO実装ガイド x
2.3.1. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て 2.3.2. インテル® Quartus® Prime Pin PlannerでのピンI/O規格の割り当て
2.3.1. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て x
2.3.1.1. インテル® Quartus® Prime Assignment EditorでのピンI/O規格の割り当て 2.3.1.2. インテル® Quartus® Prime Assignment EditorでのプログラマブルIOE機能の割り当て 2.3.1.3. GPIOプログラマブルIOE機能のアサインメント名と設定
2.4. GPIO終端 x
2.4.1. FシリーズおよびIシリーズ・デバイスでのシングルエンドI/O終端 2.4.2. True Differential Signaling I/O終端
2.4.1. FシリーズおよびIシリーズ・デバイスでのシングルエンドI/O終端 x
2.4.1.1. シングルエンドI/O規格のOCT終端 2.4.1.2. OCTキャリブレーション・ブロック 2.4.1.3. シングルエンドI/O規格の外部終端 2.4.1.4. シングルエンドI/O終端の実装ガイド
2.4.1.1. シングルエンドI/O規格のOCT終端 x
2.4.1.1.1. RS OCT 2.4.1.1.2. RT OCT 2.4.1.1.3. ダイナミックOCT
2.4.1.4. シングルエンドI/O終端の実装ガイド x
2.4.1.4.1. Assignment Editorを使用したOCTのコンフィグレーション 2.4.1.4.2. OCT機能のアサインメント名と設定
2.4.2. True Differential Signaling I/O終端 x
2.4.2.1. True Differential Signaling I/O規格のOCT終端 2.4.2.2. True Differential Signaling I/O規格の外部終端
2.4.2.1. True Differential Signaling I/O規格のOCT終端 x
2.4.2.1.1. Assignment Editorを使用した差動入力RD OCTのコンフィグレーション 2.4.2.1.2. ガイドライン: 差動入力RD OCT
2.5. GPIOのデザイン・ガイドライン x
2.5.1. VREFソースと VREF ピン 2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装 2.5.3. OCTキャリブレーション・ブロック要件 2.5.4. I/Oピンの配置要件 2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック 2.5.6. 同時スイッチング・ノイズ 2.5.7. 特別なピンの要件 2.5.8. 外部メモリー・インターフェイスのピン配置要件 2.5.9. HPS共有I/Oの要件 2.5.10. クロッキング要件 2.5.11. SDM共有I/Oの要件 2.5.12. 未使用ピン 2.5.13. 未使用のGPIOバンクの電圧設定 2.5.14. 電源シーケンス中のGPIOピン 2.5.15. GPIO入力ピンのドライブ強度の要件 2.5.16. 最大DC電流制限 2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性 2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン 2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
2.6. GPIOシミュレーション x
2.6.1. IBISモデル 2.6.2. HSPICE* モデル 2.6.3. ネット長レポート
3. Intel Agilex® 7 FシリーズおよびIシリーズのHPS I/Oバンク x
3.1. HPS I/Oバンクの概要 3.2. HPS I/O機能 3.3. HPS I/O実装ガイド 3.4. HPS I/Oのデザイン・ガイドライン 3.5. HPS I/Oシミュレーション
3.2. HPS I/O機能 x
3.2.1. HPS I/OバンクでサポートされているI/O規格 3.2.2. HPS I/Oバッファーの動作 3.2.3. HPS I/OバンクのプログラマブルI/Oエレメントの機能
3.3. HPS I/O実装ガイド x
3.3.1. HPS I/Oのオープンドレイン機能のコンフィグレーション 3.3.2. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て 3.3.3. インテル® Quartus® Prime Pin PlannerでのピンI/O規格の割り当て
3.3.2. インテル® Quartus® Prime Assignment Editorを使用したI/O割り当て x
3.3.2.1. インテル® Quartus® Prime Assignment EditorでのプログラマブルIOE機能の割り当て 3.3.2.2. HPS I/OプログラマブルIOE機能のアサインメント名と設定
3.4. HPS I/Oのデザイン・ガイドライン x
3.4.1. 未使用ピン 3.4.2. 電源シーケンス中のHPS I/Oピン 3.4.3. HPS共有I/Oの要件
3.5. HPS I/Oシミュレーション x
3.5.1. HPS IBISモデル 3.5.2. ネット長レポート
4. Intel Agilex® 7 FシリーズおよびIシリーズのSDM I/Oバンク x
4.1. SDM I/Oバンクの概要 4.2. SDM I/O機能 4.3. SDM I/Oのデザイン・ガイドライン 4.4. SDM I/Oシミュレーション
4.2. SDM I/O機能 x
4.2.1. SDM I/OバンクでサポートされているI/O規格 4.2.2. SDM I/Oバッファーの動作 4.2.3. コンフィグレーション・ピンの I/O 規格と機能
4.3. SDM I/Oのデザイン・ガイドライン x
4.3.1. 未使用ピン 4.3.2. 電源シーケンス中のSDM I/Oピン
4.4. SDM I/Oシミュレーション x
4.4.1. SDM IBISモデル 4.4.2. ネット長レポート
6. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/OのIP x
6.1. GPIO Intel® FPGA IP 6.2. OCT Intel® FPGA IP
6.1. GPIO Intel® FPGA IP x
6.1.1. GPIO Intel® FPGA IPのリリース情報 6.1.2. GPIO Intel® FPGA IPの生成 6.1.3. GPIO Intel® FPGA IPのパラメーター設定 6.1.4. GPIO Intel® FPGA IPのインターフェイス信号 6.1.5. GPIO Intel® FPGA IPのアーキテクチャー 6.1.6. リソース使用率とデザイン・パフォーマンスの検証 6.1.7. GPIO Intel® FPGA IPのタイミング 6.1.8. GPIO Intel® FPGA IPのデザイン例
6.1.2. GPIO Intel® FPGA IPの生成 x
6.1.2.1. Intel® FPGA IP生成の出力
6.1.3. GPIO Intel® FPGA IPのパラメーター設定 x
6.1.3.1. ガイドライン: 移行されたIPの datain_h ポートと datain_l ポートのスワップ
6.1.4. GPIO Intel® FPGA IPのインターフェイス信号 x
6.1.4.1. 共有信号 6.1.4.2. データ・インターフェイス用のデータのビット順 6.1.4.3. 入力バスと出力バスの上位ビットおよび下位ビット 6.1.4.4. データ・インターフェイス信号と対応するクロック
6.1.5. GPIO Intel® FPGA IPのアーキテクチャー x
6.1.5.1. GPIO Intel® FPGA IPのデータパス 6.1.5.2. レジスターパッキング
6.1.5.1. GPIO Intel® FPGA IPのデータパス x
6.1.5.1.1. 入力パス 6.1.5.1.2. 出力および出力イネーブルパス
6.1.7. GPIO Intel® FPGA IPのタイミング x
6.1.7.1. タイミング・コンポーネント 6.1.7.2. 遅延エレメント 6.1.7.3. タイミング解析 6.1.7.4. タイミング・クロージャーのガイドライン
6.1.7.3. タイミング解析 x
6.1.7.3.1. シングル・データ・レートの入力レジスター 6.1.7.3.2. フルレートまたはハーフレートDDIOの入力レジスター 6.1.7.3.3. シングル・データ・レートの出力レジスター 6.1.7.3.4. フルレートまたはハーフレートDDIOの出力レジスター
6.1.8. GPIO Intel® FPGA IPのデザイン例 x
6.1.8.1. GPIO Intel® FPGA IPの合成可能な インテル® Quartus® Primeのデザイン例 6.1.8.2. GPIO Intel® FPGA IPシミュレーションのデザイン例
6.2. OCT Intel® FPGA IP x
6.2.1. リリース情報 6.2.2. OCT Intel® FPGA IPの生成 6.2.3. OCT Intel® FPGA IPのパラメーター設定 6.2.4. OCT Intel® FPGA IP信号 6.2.5. QSFアサインメント 6.2.6. OCT Intel® FPGA IPのアーキテクチャー 6.2.7. OCT Intel® FPGA IPのデザイン例
6.2.2. OCT Intel® FPGA IPの生成 x
6.2.2.1. Intel® FPGA IP生成の出力
6.2.7. OCT Intel® FPGA IPのデザイン例 x
6.2.7.1. インテル® Quartus® Primeのデザイン例の生成
7. プログラマブルI/O機能の説明 x
7.1. プログラマブル・プリエンファシス 7.2. プログラマブル・ディエンファシス 7.3. プログラマブル差動出力電圧
1. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/Oの概要
2. Intel Agilex® 7 FシリーズおよびIシリーズのGPIOバンク
3. Intel Agilex® 7 FシリーズおよびIシリーズのHPS I/Oバンク
4. Intel Agilex® 7 FシリーズおよびIシリーズのSDM I/Oバンク
5. Intel Agilex® 7 FシリーズおよびIシリーズI/Oトラブルシューティングのガイドライン
6. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/OのIP
7. プログラマブルI/O機能の説明
8. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズに関連するドキュメント
9. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの改訂履歴

4.2.3. コンフィグレーション・ピンの I/O 規格と機能

SDM ピンには、さまざまなコンフィグレーション方式でさまざまな I/O 規格と機能があります。 インテル® Quartus® Prime ソフトウェアで未使用の SDM ピンを他の機能に割り当てることができます。
表 30.   Intel Agilex® 7 AS ×4 コンフィグレーション・スキーム — 専用コンフィグレーション・ピン
ピンの機能 SDM I/O 入力/出力 I/O 規格 シュミット・トリガー入力 内部プルアップまたはプルダウン ドライブ強度 オープンドレイン スルーレート
AS_DATA1 SDM_IO1 双方向 1.8 V LVCMOS シュミット・トリガー 無効 8 無効 早い
AS_CLK SDM_IO2 出力 1.8 V LVCMOS — — 8 無効 早い
AS_DATA2 SDM_IO3 双方向 1.8 V LVCMOS シュミット・トリガー 無効 8 無効 早い
AS_DATA0 SDM_IO4 双方向 1.8 V LVCMOS シュミット・トリガー 無効 8 無効 早い
AS_nCSO0 SDM_IO5 出力 1.8 V LVCMOS — — 8 無効 早い
AS_DATA3 SDM_IO6 双方向 1.8 V LVCMOS シュミット・トリガー 無効 8 無効 早い
AS_nCSO2 SDM_IO7 出力 1.8 V LVCMOS — — 8 無効 早い
AS_nCSO3 SDM_IO8 出力 1.8 V LVCMOS — — 8 無効 早い
AS_nCSO1 SDM_IO9 出力 1.8 V LVCMOS — — 8 無効 早い
AS_nRST SDM_IO15 出力 1.8 V LVCMOS — — 8 無効 早い
表 31.   Intel Agilex® 7 AS ×4 コンフィグレーション・スキーム — 未使用のコンフィグレーション・ピン未使用のコンフィギュレーション ピンの場合、ドライブ強度、オープン ドレイン、およびスルー レートの設定は適用されません。
SDM I/O 入力/出力 I/O 規格 シュミット・トリガー入力 内部プルアップまたはプルダウン
SDM_IO0 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルダウン
SDM_IO10 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO11 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO12 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO13 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO14 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO16 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルダウン
表 32.   Intel Agilex® 7 Avalon® Streamingインターフェイス ×8 コンフィグレーション・スキーム — 専用コンフィグレーション・ピン
ピンの機能 SDM I/O 入力/出力 I/O 規格 シュミット・トリガー入力 内部プルアップまたはプルダウン ドライブ強度 オープンドレイン スルーレート
AVSTx8_DATA2 SDM_IO1 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_DATA0 SDM_IO2 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_DATA3 SDM_IO3 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_DATA1 SDM_IO4 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_DATA4 SDM_IO6 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_READY SDM_IO8 出力 1.8 V LVCMOS — — 8 無効 早い
AVSTx8_DATA7 SDM_IO10 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_VALID SDM_IO11 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルダウン — — —
AVSTx8_DATA5 SDM_IO13 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_CLK SDM_IO14 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
AVSTx8_DATA6 SDM_IO15 入力 1.8 V LVCMOS シュミット・トリガー 無効 — — —
表 33.   Intel Agilex® 7 Avalon® Streamingインターフェイス ×8 コンフィグレーション・スキーム — 未使用のコンフィグレーション・ピン未使用のコンフィギュレーション ピンの場合、ドライブ強度、オープン ドレイン、およびスルー レートの設定は適用されません。
SDM I/O 入力/出力 I/O 規格 シュミット・トリガー入力 内部プルアップまたはプルダウン
SDM_IO0 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルダウン
SDM_IO5 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO7 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO9 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO12 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ
SDM_IO16 入力 1.8 V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルダウン
表 34.   Intel Agilex® 7 Avalon® Streamingインターフェイス ×16 または ×32 コンフィグレーション・スキーム—専用コンフィグレーション・ピンこの表のすべてのピン機能について:
  • I/Oの位置は、SDM 共有 GPIO バンクです。
  • 弱いプルアップまたはプルダウン、およびオープン・ドレイン・オプションは適用されません。
ピンの機能 入力/出力 I/O 規格 ドライブ強度 スルーレート
AVST_CLK 入力

1.2 V LVCMOS

— —
AVST_READY 出力

1.2 V LVCMOS

シリーズ34 Ω (校正なし)

低
AVST_VALID 入力

1.2 V LVCMOS

— —
AVST_DATA 入力

1.2 V LVCMOS

— —
表 35.   Intel Agilex® 7オプションのコンフィグレーション・ピンこの表の各ピン機能の SDM I/O は、 インテル® Quartus® Primeコンフィグレーション・ピン オプションで割り当てられているとおりです。
ピンの機能 入力/出力 I/O 規格

シュミット・トリガー

TTL入力

 弱い プルアップ / プルダウン ドライブ強度 オープンドレイン スルーレート
PWRMGT_SCL 双方向 1.8V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ 2 有効 遅い
PWRMGT_SDA 双方向 1.8V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ 2 有効 遅い
PWRMGT_ALERT 出力 1.8V LVCMOS — — 2 有効 遅い
CONF_DONE 出力 1.8V LVCMOS — — 8 無効 早い
INIT_DONE 出力 1.8V LVCMOS — — 8 無効 早い
CvP_CONFDONE 出力 1.8V LVCMOS — — 8 無効 早い
SEU_ERROR 出力 1.8V LVCMOS — — 8 無効 早い
HPS_COLD_nRESET 双方向 1.8V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルアップ 2 有効 早い
Direct to factory image 入力 1.8V LVCMOS シュミット・トリガー 20kΩ 抵抗器での弱いプルダウン — — —
nCATTRIP 出力 1.8V LVCMOS — — 2 無効 遅い
TAMPERDETECTION 出力 1.8V LVCMOS — — 8 無効 早い
TAMPERRESPONSESTATUS 出力 1.8V LVCMOS — — 8 無効 早い
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レベル 2 の表題