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1. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/Oの概要
2. Intel Agilex® 7 FシリーズおよびIシリーズのGPIOバンク
3. Intel Agilex® 7 FシリーズおよびIシリーズのHPS I/Oバンク
4. Intel Agilex® 7 FシリーズおよびIシリーズのSDM I/Oバンク
5. Intel Agilex® 7 FシリーズおよびIシリーズI/Oトラブルシューティングのガイドライン
6. Intel Agilex® 7 FシリーズおよびIシリーズ汎用I/OのIP
7. プログラマブルI/O機能の説明
8. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズに関連するドキュメント
9. Intel Agilex® 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの改訂履歴
2.5.1. VREFソースと VREF ピン
2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装
2.5.3. OCTキャリブレーション・ブロック要件
2.5.4. I/Oピンの配置要件
2.5.5. I/O規格の選択とI/Oバンク供給の互換性チェック
2.5.6. 同時スイッチング・ノイズ
2.5.7. 特別なピンの要件
2.5.8. 外部メモリー・インターフェイスのピン配置要件
2.5.9. HPS共有I/Oの要件
2.5.10. クロッキング要件
2.5.11. SDM共有I/Oの要件
2.5.12. 未使用ピン
2.5.13. 未使用のGPIOバンクの電圧設定
2.5.14. 電源シーケンス中のGPIOピン
2.5.15. GPIO入力ピンのドライブ強度の要件
2.5.16. 最大DC電流制限
2.5.17. 1.2 V I/Oインターフェイスの電圧レベルの互換性
2.5.18. Avalon® Streamingインターフェイス・コンフィグレーション・スキームのGPIOピン
2.5.19. I/Oレーンあたりの最大真の差動信号のレシーバーペア
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6.1.2.1. Intel® FPGA IP生成の出力
インテル® Quartus® Prime開発ソフトウェアでは、プラットフォーム・デザイナーのシステムの一部ではない個々のIPに対して、次の出力ファイル構造を生成します。
図 29. 個々のIPの生成された出力
ファイル名 | 説明 |
---|---|
<your_ip>.ip | 最上位のIPバリエーション・ファイル。プロジェクトにおけるIPのパラメーター化を含みます。IPバリエーションがプラットフォーム・デザイナーのシステムの一部である場合は、パラメーター・エディターでも .qsys ファイルを生成します。 |
<your_ip>.cmp | VHDLコンポーネント宣言 (.cmp) ファイル。VHDLデザインファイルで使用する、ローカル・ジェネリックおよびポート定義を含むテキストファイルです。 |
<your_ip>_generation.rpt | IPまたはプラットフォーム・デザイナー生成のログファイル。IP生成中のメッセージの要約を示します。 |
<your_ip>.qgsimc (プラットフォーム・デザイナーのシステムのみ) | シミュレーション・キャッシング・ファイル。.qsys と .ip ファイルを、プラットフォーム・デザイナーのシステムとIPの現在のパラメーター化と比較します。この比較により、プラットフォーム・デザイナーがHDLの再生成をスキップできるかどうかが決定されます。 |
<your_ip>.qgsynth (プラットフォーム・デザイナーのシステムのみ) | 合成キャッシング・ファイル。.qsys と .ip ファイルを、プラットフォーム・デザイナーのシステムとIPの現在のパラメーター化と比較します。この比較により、プラットフォーム・デザイナーがHDLの再生成をスキップできるかどうかが決定されます。 |
<your_ip>.csv | IPコンポーネントのアップグレード・ステータスに関する情報を含みます。 |
<your_ip>.bsf | IPバリエーションのシンボル表現。Block Diagram File (.bdf) で使用します。 |
<your_ip>.spd | シミュレーション・スクリプトを生成するために ip-make-simscript に必要な入力ファイル。.spd ファイルには、シミュレーション向けに生成されたファイルのリストのほか、ユーザーが初期化するメモリーの情報が含まれます。 |
<your_ip>.ppf | Pin Plannerファイル (.ppf)。Pin Plannerで使用するために作成したIPコンポーネント用のポートとノードのアサインメントが格納されています。 |
<your_ip>_bb.v | Verilog blackbox (_bb.v) ファイル。ブラックボックスとして使用する空のモジュール宣言として使用します。 |
<your_ip>_inst.v または _inst.vhd | HDLインスタンス化テンプレートの例。このファイルの内容をコピーしてHDLファイルに貼り付け、IPバリエーションをインスタンス化します。 |
<your_ip>.regmap | IPがレジスター情報を含む場合、 インテル® Quartus® Prime開発ソフトウェアは .regmap ファイルを生成します。.regmap ファイルは、マスターおよびスレーブ・インターフェイスのレジスターマップ情報を記述しています。このファイルは、システムに関するより詳細なレジスター情報を提供することで、.sopcinfo ファイルを補完します。このファイルにより、System Consoleでのレジスター・ディスプレイ・ビューおよびユーザーによるカスタマイズ可能な統計が可能になります。 |
<your_ip>.svd | プラットフォーム・デザイナーのシステム内でHPSに接続されているペリフェラルのレジスターマップを、HPS System Debugツールで表示できるようにします。 合成中、 インテル® Quartus® Prime開発ソフトウェアは、デバッグセッションでシステム・コンソール・マスターが認識可能なスレーブ・インターフェイスの .svd ファイルを .sof ファイルに格納します。システムコンソールはこのセクションを読み出し、これによりプラットフォーム・デザイナーがレジスターマップ情報を照会します。システムスレーブに対しては、プラットフォーム・デザイナーは名前によりそのレジスターにアクセスします。 |
<your_ip>.v <your_ip>.vhd |
HDLファイル。合成またはシミュレーション向けに各サブモジュールまたは子IPをインスタンス化します。 |
mentor/ | msim_setup.tcl スクリプトを含み、 ModelSim* シミュレーションをセットアップし実行します。 |
aldec/ | Riviera-PRO* スクリプト rivierapro_setup.tcl を含み、シミュレーションをセットアップし実行します。 |
/synopsys/vcs /synopsys/vcsmx |
シェルスクリプトである vcs_setup.sh を含み、 VCS* シミュレーションを設定して実行します。 シェルスクリプトである vcsmx_setup.sh および synopsys_sim.setup ファイルを含み、 VCS* MX シミュレーションを設定して実行します。 |
/xcelium | Xcelium* Parallelシミュレーターのシェルスクリプト xcelium_setup.sh および他のセットアップ・ファイルを含み、シミュレーションをセットアップし実行します。 |
/submodules | IPサブモジュール向けのHDLファイルを含みます。 |
<IP submodule>/ | プラットフォーム・デザイナーは、プラットフォーム・デザイナーが生成する各IPサブモジュール・ディレクトリーに、サブディレクトリーの /synth および /sim を生成します。 |