インテルのみ表示可能 — GUID: mcn1464255365204
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メモリー・インターフェイス
| 番号 | チェック欄 | チェック項目 |
|---|---|---|
| 1 | External Memory Interfaces インテルStratix 10 FPGA IPコアを各メモリー・インターフェイスに対して使用します。また、該当するドキュメントの接続ガイドライン/制限に従います。 | |
| 2 | DQSピンとDQピンの実際の位置については必ずピンテーブルを確認してください。また、アドレスピンと制御ピンの位置については必ずEMIFピンテーブルを確認してください。 | |
| 3 | Intel® Stratix® 10 TX 400 (1ST040E) のバンク3Aおよび3DのI/Oピンでは、外部メモリー・インターフェイスはサポートしていません。このデバイスでは、この2つのI/Oバンクを使用した外部メモリー・インターフェイスの実装はしないでください。 |
Intel® Stratix® 10デバイスの効率的なアーキテクチャーにより、幅広い外部メモリー・インターフェイスを小さなモジュラーI/Oバンクにすばやく簡単に適合させることができます。I/Oバンクのうち Intel® Stratix® 10デバイスでトランシーバー動作をサポートしないものでは、外部メモリー・インターフェイスをサポートします。ただし、DQS (データストローブまたはデータクロック) およびDQ (データ) ピンは、EMIFでサポートされているバンクとしてデバイス・ピン・テーブルにリストされており、デバイスの特定の場所に固定されています。このピン位置を順守して、配線の最適化、スキューの最小化、マージンの最大化を行ってください。DQSピンとDQピンの実際の位置については必ずピンテーブルを確認してください。また、アドレスピンと制御ピンの位置については必ずEMIFピンテーブルを確認してください。
注: 最大インターフェイス幅は、使用可能なI/OピンおよびDQSまたはDQグループの数に応じて、デバイスごとに異なります。達成可能なインターフェイス幅は、デザインに必要なアドレスピンとコマンドピンの数によっても変わります。適切なPLL、クロック、およびデバイス配線リソースが使用可能であることを確認するには、IPのフィッティングを インテル® Quartus® Prime開発ソフトウェアでPCBサインオフ前に必ずテストしてください。
自己キャリブレーション型External Memory InterfacesIPコアは最適化され、 Intel® Stratix® 10 I/O構造を活用するようになっています。External Memory InterfacesIPコアを使用すると、外部メモリー・インターフェイス機能や物理インターフェイス (PHY) をシステムに最適な形で設定することができます。インテル・メモリー・コントローラー・インテルFPGA IPの機能を使用すると、External Memory InterfacesIPコアは自動インスタンス化されます。デバイスに複数のメモリー・インターフェイスをデザインする際、インテルFPGA IPコアを使用する場合は、一度デザインしてから複数回インスタンス化するのではなく、各インスタンスに一意のインターフェイスを生成すると良好な結果が保証されます。
データストローブDQSピンおよびデータDQピンの位置は、 Intel® Stratix® 10デバイスでは固定されています。デバイスのピン配置をデザインする前に、メモリー・インターフェイスのガイドラインを参照して、これらの信号およびその他のメモリー関連信号の接続に関する詳細および重要な制限事項を確認してください。
External Memory Interfaces IPコアでサポートされていないプロトコルの実装には、PHY Lite for Parallel Interfaces Intel Stratix 10 FPGA IPコアを使用します。
アドレスバンクおよびコマンドバンク内のアドレスピンおよびコマンドピンは、固定ピン配置方式に従わなければなりません。これは、IPコアで生成された <variation_name>_readme.txt ファイルで定義されています。ピンアウト方式は、メモリー・インターフェイスのトポロジーによって異なります。ピンアウト方式は、ハードウェア要件であり、従う必要があります。アドレスピンおよびコマンドピンの実装には3レーンが必要な方式と、4レーンが必要な方式があります。