インテル® Stratix® 10デバイスのデザイン・ガイドライン

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ID 683738
日付 6/30/2020
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ドキュメント目次
ドキュメント目次 x
Intel® Stratix® 10デバイスのデザイン・ガイドライン
Intel® Stratix® 10デバイスのデザイン・ガイドライン x
デザインフロー システム仕様 デバイスの選択 システムおよびボードの早期プランニング ボードデザインのピン接続に関する考慮事項 I/Oおよびクロックのプランニング セキュリティーに関する考慮事項 デザインエントリー デザインの実装、解析、最適化、および検証 インテル® Stratix® 10デバイスのデザイン・ガイドラインのドキュメント改訂履歴
システム仕様 x
デザイン仕様 IPの選択 Platform Designer
デバイスの選択 x
デバイスバリアント PLLおよびクロック配線 ロジック、メモリー、および乗算器の集積度 I/Oピン数、LVDSチャネル、およびパッケージの種類 スピードグレード デバイスのバーティカル・マイグレーション
システムおよびボードの早期プランニング x
電力および熱の見積もり 熱管理およびデザイン 熱管理の温度検知 電圧センサー デバイス・コンフィグレーションのプランニング オンチップデバッグのプランニング
デバイス・コンフィグレーションのプランニング x
デバイスの電源再投入およびリコンフィグレーション コンフィグレーション・スキームの選択 コンフィグレーション機能 インテル® Quartus® Primeコンフィグレーション設定
コンフィグレーション・スキームの選択 x
シリアル・コンフィグレーション・デバイス ダウンロード・ケーブル
インテル® Quartus® Primeコンフィグレーション設定 x
オプションのコンフィグレーション・ピン 兼用コンフィグレーション・ピン
オンチップデバッグのプランニング x
オンチップ・デバッグ・ツール デバッグツールのプランニング・ガイドライン
ボードデザインのピン接続に関する考慮事項 x
デバイスのパワーアップ 電源ピンの接続および電源供給 コンフィグレーション・ピンの接続 ボード関連の インテル® Quartus® Prime設定 シグナル・インテグリティーの考慮事項 ボードレベル・シミュレーションと高度なI/Oタイミング解析
電源ピンの接続および電源供給 x
デカップリング・コンデンサー PLLボードのデザイン・ガイドライン トランシーバー・ボードのデザイン・ガイドライン
コンフィグレーション・ピンの接続 x
コンフィグレーション・ピンの電圧レベル クロック・トレース・シグナル・インテグリティー JTAGピン MSELコンフィグレーション・モード・ピン その他のコンフィグレーション・ピン
JTAGピン x
JTAGピンの接続 ダウンロード・ケーブルの動作電圧 JTAG信号のバッファリング
ボード関連の インテル® Quartus® Prime設定 x
未使用ピン
シグナル・インテグリティーの考慮事項 x
高速ボードデザイン 電圧リファレンス・ピン 同時スイッチング・ノイズ I/O終端
I/Oおよびクロックのプランニング x
FPGAピン・アサインメントの作成 早期ピン・プランニングおよびI/Oアサインメントの解析 I/O機能およびピン接続 クロックおよびPLLの選択 PLL機能ガイドライン クロック・コントロール機能 I/O同時スイッチング・ノイズ
I/O機能およびピン接続 x
I/Oシグナリング・タイプ 選択可能な規格および柔軟性の高いI/Oバンク メモリー・インターフェイス 兼用ピンおよび特殊ピンの接続 Intel® Stratix® 10 I/O機能
PLL機能ガイドライン x
クロック・フィードバック・モード クロック出力
デザインエントリー x
デザインの推奨事項 IPコアの使用 リコンフィグレーション 推奨HDLコーディング・スタイル
デザインの実装、解析、最適化、および検証 x
合成ツールの選択 デバイスのリソース使用率レポート インテル® Quartus® Primeメッセージ タイミング制約およびタイミング解析 エリアおよびタイミングの最適化 パフォーマンスの維持およびコンパイル時間の短縮 インテル® Hyperflex™ でのデザイン シミュレーション 電力解析 消費電力最適化
タイミング制約およびタイミング解析 x
推奨されるタイミング最適化およびタイミング解析のアサインメント
消費電力最適化 x
デバイスおよびデザインの消費電力最適化の手法 インテル® Quartus® Primeの消費電力最適化の手法
デバイスおよびデザインの消費電力最適化の手法 x
デバイスのスピードグレード クロック消費電力管理 メモリーの消費電力削減 I/O消費電力のガイドライン
インテル® Quartus® Primeの消費電力最適化の手法 x
Power Optimization Advisor
Intel® Stratix® 10デバイスのデザイン・ガイドライン

IPの選択

表 3.  IPの選択のチェックリスト
番号 チェック欄 チェック項目
1   システムデザイン、特にI/Oインターフェイスに影響を与えるIPを選択します。
2   インテルFPGA IPを評価する場合は、ボードデザインでJTAG接続がサポートされていることを確認してください。

インテルおよびサードパーティーのIPパートナーでは、インテルデバイス用に最適化された既製のIPコアを多数提供しています。これらのパラメーター化されたIPブロックは、デザインでへの実装が簡単なため、システム実装と検証時間が短縮され、独占所有権の価値の追加に専念できます。

IPの選択はシステムデザインに影響を与えることが多く、FPGAと他のデバイスをシステム内でインターフェイス接続する場合は特にそうです。システムデザイン内のどのI/Oインターフェイスまたは他のブロックがIPコアを使用して実装できるかを検討し、そのようなコアをFPGAデザインに組み込むようプランニングしてください。

Intel® FPGA IP Evaluation Mode機能は、多くのIPコアで使用可能で、これにより、IPライセンスの購入前にFPGAをプログラムし、ハードウェアでデザインを検証することできます。この評価でサポートしているのは、デザインを限られた時間内で実行する非拘束モード、または拘束モードです。拘束モードで必要なのは、インテルシリアルJTAGケーブルの接続が、ボード上のJTAGポートと インテル® Quartus® Prime Programmerを実行しているホスト・コンピューターの間で、ハードウェアの評価中に確保されていることです。

関連情報
レベル 2 の表題