インテル® Stratix® 10デバイスのデザイン・ガイドライン

ダウンロード PDF
ID 683738
日付 6/30/2020
Public
ドキュメント目次
ドキュメント目次 x
Intel® Stratix® 10デバイスのデザイン・ガイドライン
Intel® Stratix® 10デバイスのデザイン・ガイドライン x
デザインフロー システム仕様 デバイスの選択 システムおよびボードの早期プランニング ボードデザインのピン接続に関する考慮事項 I/Oおよびクロックのプランニング セキュリティーに関する考慮事項 デザインエントリー デザインの実装、解析、最適化、および検証 インテル® Stratix® 10デバイスのデザイン・ガイドラインのドキュメント改訂履歴
システム仕様 x
デザイン仕様 IPの選択 Platform Designer
デバイスの選択 x
デバイスバリアント PLLおよびクロック配線 ロジック、メモリー、および乗算器の集積度 I/Oピン数、LVDSチャネル、およびパッケージの種類 スピードグレード デバイスのバーティカル・マイグレーション
システムおよびボードの早期プランニング x
電力および熱の見積もり 熱管理およびデザイン 熱管理の温度検知 電圧センサー デバイス・コンフィグレーションのプランニング オンチップデバッグのプランニング
デバイス・コンフィグレーションのプランニング x
デバイスの電源再投入およびリコンフィグレーション コンフィグレーション・スキームの選択 コンフィグレーション機能 インテル® Quartus® Primeコンフィグレーション設定
コンフィグレーション・スキームの選択 x
シリアル・コンフィグレーション・デバイス ダウンロード・ケーブル
インテル® Quartus® Primeコンフィグレーション設定 x
オプションのコンフィグレーション・ピン 兼用コンフィグレーション・ピン
オンチップデバッグのプランニング x
オンチップ・デバッグ・ツール デバッグツールのプランニング・ガイドライン
ボードデザインのピン接続に関する考慮事項 x
デバイスのパワーアップ 電源ピンの接続および電源供給 コンフィグレーション・ピンの接続 ボード関連の インテル® Quartus® Prime設定 シグナル・インテグリティーの考慮事項 ボードレベル・シミュレーションと高度なI/Oタイミング解析
電源ピンの接続および電源供給 x
デカップリング・コンデンサー PLLボードのデザイン・ガイドライン トランシーバー・ボードのデザイン・ガイドライン
コンフィグレーション・ピンの接続 x
コンフィグレーション・ピンの電圧レベル クロック・トレース・シグナル・インテグリティー JTAGピン MSELコンフィグレーション・モード・ピン その他のコンフィグレーション・ピン
JTAGピン x
JTAGピンの接続 ダウンロード・ケーブルの動作電圧 JTAG信号のバッファリング
ボード関連の インテル® Quartus® Prime設定 x
未使用ピン
シグナル・インテグリティーの考慮事項 x
高速ボードデザイン 電圧リファレンス・ピン 同時スイッチング・ノイズ I/O終端
I/Oおよびクロックのプランニング x
FPGAピン・アサインメントの作成 早期ピン・プランニングおよびI/Oアサインメントの解析 I/O機能およびピン接続 クロックおよびPLLの選択 PLL機能ガイドライン クロック・コントロール機能 I/O同時スイッチング・ノイズ
I/O機能およびピン接続 x
I/Oシグナリング・タイプ 選択可能な規格および柔軟性の高いI/Oバンク メモリー・インターフェイス 兼用ピンおよび特殊ピンの接続 Intel® Stratix® 10 I/O機能
PLL機能ガイドライン x
クロック・フィードバック・モード クロック出力
デザインエントリー x
デザインの推奨事項 IPコアの使用 リコンフィグレーション 推奨HDLコーディング・スタイル
デザインの実装、解析、最適化、および検証 x
合成ツールの選択 デバイスのリソース使用率レポート インテル® Quartus® Primeメッセージ タイミング制約およびタイミング解析 エリアおよびタイミングの最適化 パフォーマンスの維持およびコンパイル時間の短縮 インテル® Hyperflex™ でのデザイン シミュレーション 電力解析 消費電力最適化
タイミング制約およびタイミング解析 x
推奨されるタイミング最適化およびタイミング解析のアサインメント
消費電力最適化 x
デバイスおよびデザインの消費電力最適化の手法 インテル® Quartus® Primeの消費電力最適化の手法
デバイスおよびデザインの消費電力最適化の手法 x
デバイスのスピードグレード クロック消費電力管理 メモリーの消費電力削減 I/O消費電力のガイドライン
インテル® Quartus® Primeの消費電力最適化の手法 x
Power Optimization Advisor
Intel® Stratix® 10デバイスのデザイン・ガイドライン

デバッグツールのプランニング・ガイドライン

表 25.  デバッグツールのプランニング・ガイドラインのチェックリスト
番号 チェック欄 チェック項目
1   オンチップデバッグ手法を早期に選択し、メモリーおよびロジック要件、I/Oピン接続、およびボード接続をプランニングします。
2   Signal Probeインクリメンタル配線、Signal Tap Embedded Logic Analyzer、Logic Analyzer Interface、In-System Memory Content Editor、In-System Sources and Probes、またはVirtual JTAG IPコアを使用する場合は、システムとボードのプランニングをデバッグで使用可能なJTAG接続で行います。
3   少量の追加ロジックリソースをプランニングし、JTAGデバッグ機能用のJTAGハブロジックの実装に使用します。
4   Signal Tap Embedded Logic Analyzerを使用したデバッグ用にデバイス・メモリー・リソースを確保し、システム動作中にデータをキャプチャします。
5   デバッグ用I/Oピンの確保にはSignal ProbeまたはLogic Analyzer Interface を使用し、デザインやボードを変更して、後でデバッグ信号に対応する必要がないようにします。
6   ボードでデバッグモードをサポートし、デバッグ信号によってシステム動作が影響されないようにします。
7   ピンヘッダーまたはmictorコネクターの組み込みを外部ロジック・アナライザーまたはミックスド・シグナル・オシロスコープの必要性に応じて行います。
8   デバッグツールのインクリメンタルな使用とコンパイル時間の短縮には、インクリメンタル・コンパイルがオンであることを確認し、デザインの再コンパイルによってデバッグツールを変更する必要がないようにします。
9   Virtual JTAG IPコアをカスタム・デバッグ・アプリケーションに使用するために、デザインプロセスの一環としてIPコアのインスタンス化をHDLコードで行います。
10   In-System Sources and Probes機能を使用するために、IPコアのインスタンス化をHDLコードで行います。
11   In-System Memory Content EditorをRAMブロックまたはROMブロックに対して使用するには、Allow In-System Memory Content Editorをオンにして、コンテンツのキャプチャおよび更新を行います。これは、IPカタログ内のメモリーブロックに対するのシステムクロックのオプションと関係なく行います。

オンチップ・デバッグ・ツールを使用する場合は、ツールをプランニングしてシステムボード、 インテル® Quartus® Primeプロジェクト、およびデザインを開発します。

レベル 2 の表題