インテル® Stratix® 10デバイスのデザイン・ガイドライン

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ID 683738
日付 6/30/2020
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ドキュメント目次
ドキュメント目次 x
Intel® Stratix® 10デバイスのデザイン・ガイドライン
Intel® Stratix® 10デバイスのデザイン・ガイドライン x
デザインフロー システム仕様 デバイスの選択 システムおよびボードの早期プランニング ボードデザインのピン接続に関する考慮事項 I/Oおよびクロックのプランニング セキュリティーに関する考慮事項 デザインエントリー デザインの実装、解析、最適化、および検証 インテル® Stratix® 10デバイスのデザイン・ガイドラインのドキュメント改訂履歴
システム仕様 x
デザイン仕様 IPの選択 Platform Designer
デバイスの選択 x
デバイスバリアント PLLおよびクロック配線 ロジック、メモリー、および乗算器の集積度 I/Oピン数、LVDSチャネル、およびパッケージの種類 スピードグレード デバイスのバーティカル・マイグレーション
システムおよびボードの早期プランニング x
電力および熱の見積もり 熱管理およびデザイン 熱管理の温度検知 電圧センサー デバイス・コンフィグレーションのプランニング オンチップデバッグのプランニング
デバイス・コンフィグレーションのプランニング x
デバイスの電源再投入およびリコンフィグレーション コンフィグレーション・スキームの選択 コンフィグレーション機能 インテル® Quartus® Primeコンフィグレーション設定
コンフィグレーション・スキームの選択 x
シリアル・コンフィグレーション・デバイス ダウンロード・ケーブル
インテル® Quartus® Primeコンフィグレーション設定 x
オプションのコンフィグレーション・ピン 兼用コンフィグレーション・ピン
オンチップデバッグのプランニング x
オンチップ・デバッグ・ツール デバッグツールのプランニング・ガイドライン
ボードデザインのピン接続に関する考慮事項 x
デバイスのパワーアップ 電源ピンの接続および電源供給 コンフィグレーション・ピンの接続 ボード関連の インテル® Quartus® Prime設定 シグナル・インテグリティーの考慮事項 ボードレベル・シミュレーションと高度なI/Oタイミング解析
電源ピンの接続および電源供給 x
デカップリング・コンデンサー PLLボードのデザイン・ガイドライン トランシーバー・ボードのデザイン・ガイドライン
コンフィグレーション・ピンの接続 x
コンフィグレーション・ピンの電圧レベル クロック・トレース・シグナル・インテグリティー JTAGピン MSELコンフィグレーション・モード・ピン その他のコンフィグレーション・ピン
JTAGピン x
JTAGピンの接続 ダウンロード・ケーブルの動作電圧 JTAG信号のバッファリング
ボード関連の インテル® Quartus® Prime設定 x
未使用ピン
シグナル・インテグリティーの考慮事項 x
高速ボードデザイン 電圧リファレンス・ピン 同時スイッチング・ノイズ I/O終端
I/Oおよびクロックのプランニング x
FPGAピン・アサインメントの作成 早期ピン・プランニングおよびI/Oアサインメントの解析 I/O機能およびピン接続 クロックおよびPLLの選択 PLL機能ガイドライン クロック・コントロール機能 I/O同時スイッチング・ノイズ
I/O機能およびピン接続 x
I/Oシグナリング・タイプ 選択可能な規格および柔軟性の高いI/Oバンク メモリー・インターフェイス 兼用ピンおよび特殊ピンの接続 Intel® Stratix® 10 I/O機能
PLL機能ガイドライン x
クロック・フィードバック・モード クロック出力
デザインエントリー x
デザインの推奨事項 IPコアの使用 リコンフィグレーション 推奨HDLコーディング・スタイル
デザインの実装、解析、最適化、および検証 x
合成ツールの選択 デバイスのリソース使用率レポート インテル® Quartus® Primeメッセージ タイミング制約およびタイミング解析 エリアおよびタイミングの最適化 パフォーマンスの維持およびコンパイル時間の短縮 インテル® Hyperflex™ でのデザイン シミュレーション 電力解析 消費電力最適化
タイミング制約およびタイミング解析 x
推奨されるタイミング最適化およびタイミング解析のアサインメント
消費電力最適化 x
デバイスおよびデザインの消費電力最適化の手法 インテル® Quartus® Primeの消費電力最適化の手法
デバイスおよびデザインの消費電力最適化の手法 x
デバイスのスピードグレード クロック消費電力管理 メモリーの消費電力削減 I/O消費電力のガイドライン
インテル® Quartus® Primeの消費電力最適化の手法 x
Power Optimization Advisor
Intel® Stratix® 10デバイスのデザイン・ガイドライン

選択可能な規格および柔軟性の高いI/Oバンク

表 50.  選択可能な規格および柔軟性の高いI/Oバンクのチェックリスト
番号 チェック欄 チェック項目
1   各I/Oピンに適したシグナリング・タイプとI/O規格を選択します。I/OバンクはI/Oカラムに配置されています。各I/Oバンクには、独自のPLL、DPA、およびSERDES回路が含まれています。
2   適切なI/O規格がターゲットI/Oバンクでサポートされるようにします。
3   電圧レベルを共有するI/Oピンを同じI/Oバンクに配置します。
4   各I/Oバンクのすべての出力信号が、バンクのVCCIO 電圧レベルでドライブアウトするようになっていることを確認します。
5   各I/Oバンクのすべての電圧リファレンス形式の信号が、バンクのVREF 電圧レベルを使用するようになっていることを確認します。
6   LVDSおよびトランシーバー機能のI/Oバンクサポートを確認します。
7   Intel® Stratix® 10 TX 400 (1ST040E) デバイスを使用している場合、バンク3Aおよび3Dには制限があるので注意してください。この2つのバンクのI/Oピンでは、LVDS SERDESやEMIFはサポートしていません。また、LVDS、mini-LVDS、およびRSDS I/O規格をサポートするのは、この2つのバンク内の専用クロックピンのみです。
8   Intel® Stratix® 10 GX 400 (1SG040HF35) およびSX 400 (1SX040HF35) デバイスを使用している場合、バンク3A、3C、および3Dには制限があるので注意してください。この3つのI/Oピンでは、LVDSSERDESやEMIFはサポートしていません。さらに、バンク3Dは、最大30ピンに制限されており、1.8 V I/O標準サポートのみです。バンク3Cは、3.0 Vおよび3.3V I/Oのサポートだけに制限されています。LVDS、ミニLVDS、およびRSDS I/O規格をサポートするのは、バンク3Aおよび3Dの専用クロックピンのみです。

Intel® Stratix® 10 I/Oピンは、モジュラーI/Oバンクと呼ばれるグループにまとめられています。クロックやグローバル・コントロール信号などの信号には、必ず適切な専用のピン入力を使用してください。

ボードからは、各バンクに1つのVCCIO 電圧レベルを供給してください。これは、バンク内の各VCCIO ピンに対して行います。各I/Oバンクへの電源供給はそのバンクのVCCIO ピンによって行われます。また、各I/Oバンクは、他のI/OバンクのVCCIO ピンから独立しています。単一のI/Oバンクによってサポートされる出力信号は、VCCIO と同じ電圧で駆動されます。1つのI/Oバンクによって、I/O規格が異なる入力信号をいくつでも同時サポートできます。

電圧リファレンス形式のI/O規格に対応するため、各I/Oバンクでは、共通の VREF バスに給電する複数のVREF ピンをサポートしています。VREF ピンは、バンク内のI/O規格に合った電圧に設定してください。各I/Oバンクで持つことができるのは、VCCIO 電圧レベルとVREF 電圧レベルのみで、所定の時間に1つだけですす。VREF ピンを電圧リファレンスとして使用しない場合は、汎用I/Oピンとして使用することはできず、同じバンクのVCCIO またはGNDに接続する必要があります。

I/Oバンクでは、シングルエンドまたは差動規格を含む場合、電圧リファレンス規格をサポートします。ただしこれは、すべての電圧リファレンス規格が同じVREF 設定を使用している場合です。電圧リファレンス形式の双方向信号および出力信号のドライブアウトは、I/OバンクのVCCIO 電圧レベルで行う必要があります。

I/Oバンクが異なると、含まれているLVDSシグナリングのサポートも異なります。 Intel® Stratix® 10トランシーバー・バンクには追加サポートが含まれています。I/Oバンクには、LVDSと3 Vの2種類があります。

LVDS I/Oバンクでは、最大1.8 Vの差動およびシングルエンドI/O規格をサポートしています。LVDS I/Oピンでは、真の差動LVDSチャネルのペアを形成します。各ペアでは、2つのピンの間のパラレル入力/出力終端をサポートしています。各LVDSチャンネルは、トランスミッターまたはレシーバーとして使用できます。

3 V I/Oバンクによるサポートは、最大3 VのシングルエンドI/O規格のみです。隣接する各I/Oペアでは、差動SSTLおよび差動HSTL I/O規格もサポートしています。3 V I/Oのシングルエンド出力では、DDR I/O IPのシングルエンド出力と同じ機能が備えられています。ただし、プログラマブル・プリエンファシス機能は含まれていません。

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