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クロックおよびPLLの選択
| 番号 | チェック欄 | チェック項目 |
|---|---|---|
| 1 | 正しい専用クロックピンおよび配線信号をクロック信号およびグローバル・コントロール信号に対して使用します。 | |
| 2 | デバイスのPLLをクロック管理に使用します。 | |
| 3 | 各PLLおよびクロックピンの入力および出力配線接続を解析します。PLL入力が専用クロックピンまたは別のPLLからのものであることを確認します。 |
クロック方式のプランニングの最初の段階は、システムクロック要件の決定です。デバイスで使用可能なクロックリソースを理解し、それに応じてデザインのクロック方式をプランニングします。タイミング・パフォーマンス要件と、特定のクロックによって駆動されるロジック量を考慮してください。
Intel® Stratix® 10デバイスでは、低スキューかつ高ファンアウトの専用配線ネットワークを提供しています。
専用クロックピンでは、クロック・ネットワークを直接駆動し、他のI/Oピンよりも低いスキューが保証されます。専用配線ネットワークを使用して、予測可能な遅延のスキューが高ファンアウト信号に対してより少なくなるようにします。また、クロックピンおよびクロック・ネットワークを使用して、非同期リセットなどのコントロール信号を駆動することもできます。
クロック入力を特定のPLLに接続し、特定の低スキュー配線ネットワークを駆動します。各PLLのグローバルリソースの可用性と各クロック入力ピンのPLL可用性を解析します。
Intel® Stratix® 10デバイスに含まれている専用リソースでは、信号の分配をファブリック全体にバランスのとれた遅延で行います。このリソースは、一般的にはクロック信号に使用されますが、他の信号に低スキュー要件がある場合も使用できます。 Intel® Stratix® 10デバイスでは、このリソースの実装は、プログラマブル・クロック配線として行われ、可変サイズの低スキュー・クロック・ネットワークの実装が可能になります。
システムによって必要とされるクロック信号またはコントロール信号が、ターゲットデバイスで使用可能なものよりも多くなる場合は、専用クロックリソースが不要になるケースを考慮してください。特に低ファンアウト信号と低周波信号で、クロック遅延とクロックスキューによってデザイン・パフォーマンスが大きく影響されない場合を考慮してください。 インテル® Quartus® Prime Quartus Prime Assignment EditorでGlobal Signalアサインメントを使用してグローバル配線のタイプを選択するか、またはアサインメントをOffに設定して、信号によってグローバル配線リソースを使用しないように指定します。