インテル® Stratix® 10 CvP (プロトコル経由コンフィグレーション) 実装 ユーザーガイド

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ID 683704
日付 11/29/2018
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvPの説明 3. CvPトポロジー 4. デザインの考慮事項 5. CvPドライバーおよびレジスター 6. インテル® Stratix® 10の初期化モードおよび更新モードのデザイン手順について 7. インテル® Stratix® 10プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイド・アーカイブ 8. インテル® Stratix® 10 プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイドの改訂履歴
1. 概要 x
1.1. CvP 使用の利点 1.2. CvPシステム 1.3. CvPモード
1.3. CvPモード x
1.3.1. CvPの制限および制約
1.3.1. CvPの制限および制約 x
1.3.1.1. CvPエラーの回復
2. CvPの説明 x
2.1. コンフィグレーション・イメージ 2.2. CvPモード 圧縮機能 2.4. ピンの説明
2.2. CvPモード x
2.2.1. CvP初期化モード 2.2.2. CvP更新モード
3. CvPトポロジー x
3.1. シングル・エンドポイント 3.2. 複数のエンドポイント
4. デザインの考慮事項 x
4.1. オープンシステム用CvPのデザイン 4.2. クローズドシステム用CvPのデザイン
4.1. オープンシステム用CvPのデザイン x
4.1.1. FPGA電源ランプ時間要件 4.1.2. PCIe* ウェイクアップ時間要件
4.1.2. PCIe* ウェイクアップ時間要件 x
4.1.2.1. CvP初期化モードの場合 4.1.2.2. CvP更新モード
5. CvPドライバーおよびレジスター x
5.1. CvPドライバーのサポート 5.2. CvPドライバーのフロー 5.3. CvP用VSECレジスター
5.3. CvP用VSECレジスター x
5.3.1. Vendor Specific Capability Headerレジスター 5.3.2. Vendor Specific Headerレジスター 5.3.3. Intel Markerレジスター 5.3.4. User Configurable Device/Board IDレジスター 5.3.5. CvP Statusレジスター 5.3.6. CvP Mode Controlレジスター 5.3.7. CvP Dataレジスター 5.3.8. CvP Programming Controlレジスター 5.3.9. CvP Creditレジスター
6. インテル® Stratix® 10の初期化モードおよび更新モードのデザイン手順について x
6.1. CvP初期化モードの実装 6.2. CvP更新モードの実装
6.1. CvP初期化モードの実装 x
6.1.1. PCI Express用 Avalon® -ST Intel Stratix 10 Hard IPの合成HDLファイルの作成 6.1.2. Device and Pin OptionsでのCvPパラメーターの設定 6.1.3. デザインのコンパイル 6.1.4. SOFファイルの変換 6.1.5. ハードウェアの立ち上げ
6.1.5. ハードウェアの立ち上げ x
6.1.5.1. オープンソースCvPドライバーのLinuxシステムへのインストール 6.1.5.2. インテル® Stratix® 10 FPGA開発キットのMSEL/DIPスイッチの変更 6.1.5.3. CvPイメージのプログラミング
6.2. CvP更新モードの実装 x
6.2.1. PCIe* Hard IPのインスタンス化 6.2.2. CvPパラメーターの設定 6.2.3. ベースリビジョンの設定 6.2.4. 更新リビジョンの設定とコンパイル 6.2.5. 更新版SOFファイルの変換 6.2.6. Base Revision SOFファイルを使用したFPGAのプログラミング
6.2.3. ベースリビジョンの設定 x
6.2.3.1. 予約済みコア・パーティションの作成 6.2.3.2. ロジックロック領域の定義 6.2.3.3. ルート・パーティションのコンパイルとエクスポート
1. 概要
2. CvPの説明
3. CvPトポロジー
4. デザインの考慮事項
5. CvPドライバーおよびレジスター
6. インテル® Stratix® 10の初期化モードおよび更新モードのデザイン手順について
7. インテル® Stratix® 10プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイド・アーカイブ
8. インテル® Stratix® 10 プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイドの改訂履歴

4.1.2. PCIe* ウェイクアップ時間要件

オープンシステムでは、 PCI Express* CARD Electromechanical Specification PCIe* で規定されているように、 PCIe* リンクでウェイクアップ時間の要件が満たされていることを確認してください。 PCIe* ウェイクアップのタイミング仕様の電源投入からリンクアクティブ (L0) ステートへの移行は、200 ms以内でなければなりません。FPGAの電源投入からFPGA内の PCI Express* IPコアのHard IPでリンク・トレーニングの準備ができるまでのタイミングは、120 ms以内でなければなりません。

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