インテル® Stratix® 10 CvP (プロトコル経由コンフィグレーション) 実装 ユーザーガイド

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ID 683704
日付 11/29/2018
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvPの説明 3. CvPトポロジー 4. デザインの考慮事項 5. CvPドライバーおよびレジスター 6. インテル® Stratix® 10の初期化モードおよび更新モードのデザイン手順について 7. インテル® Stratix® 10プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイド・アーカイブ 8. インテル® Stratix® 10 プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイドの改訂履歴
1. 概要 x
1.1. CvP 使用の利点 1.2. CvPシステム 1.3. CvPモード
1.3. CvPモード x
1.3.1. CvPの制限および制約
1.3.1. CvPの制限および制約 x
1.3.1.1. CvPエラーの回復
2. CvPの説明 x
2.1. コンフィグレーション・イメージ 2.2. CvPモード 圧縮機能 2.4. ピンの説明
2.2. CvPモード x
2.2.1. CvP初期化モード 2.2.2. CvP更新モード
3. CvPトポロジー x
3.1. シングル・エンドポイント 3.2. 複数のエンドポイント
4. デザインの考慮事項 x
4.1. オープンシステム用CvPのデザイン 4.2. クローズドシステム用CvPのデザイン
4.1. オープンシステム用CvPのデザイン x
4.1.1. FPGA電源ランプ時間要件 4.1.2. PCIe* ウェイクアップ時間要件
4.1.2. PCIe* ウェイクアップ時間要件 x
4.1.2.1. CvP初期化モードの場合 4.1.2.2. CvP更新モード
5. CvPドライバーおよびレジスター x
5.1. CvPドライバーのサポート 5.2. CvPドライバーのフロー 5.3. CvP用VSECレジスター
5.3. CvP用VSECレジスター x
5.3.1. Vendor Specific Capability Headerレジスター 5.3.2. Vendor Specific Headerレジスター 5.3.3. Intel Markerレジスター 5.3.4. User Configurable Device/Board IDレジスター 5.3.5. CvP Statusレジスター 5.3.6. CvP Mode Controlレジスター 5.3.7. CvP Dataレジスター 5.3.8. CvP Programming Controlレジスター 5.3.9. CvP Creditレジスター
6. インテル® Stratix® 10の初期化モードおよび更新モードのデザイン手順について x
6.1. CvP初期化モードの実装 6.2. CvP更新モードの実装
6.1. CvP初期化モードの実装 x
6.1.1. PCI Express用 Avalon® -ST Intel Stratix 10 Hard IPの合成HDLファイルの作成 6.1.2. Device and Pin OptionsでのCvPパラメーターの設定 6.1.3. デザインのコンパイル 6.1.4. SOFファイルの変換 6.1.5. ハードウェアの立ち上げ
6.1.5. ハードウェアの立ち上げ x
6.1.5.1. オープンソースCvPドライバーのLinuxシステムへのインストール 6.1.5.2. インテル® Stratix® 10 FPGA開発キットのMSEL/DIPスイッチの変更 6.1.5.3. CvPイメージのプログラミング
6.2. CvP更新モードの実装 x
6.2.1. PCIe* Hard IPのインスタンス化 6.2.2. CvPパラメーターの設定 6.2.3. ベースリビジョンの設定 6.2.4. 更新リビジョンの設定とコンパイル 6.2.5. 更新版SOFファイルの変換 6.2.6. Base Revision SOFファイルを使用したFPGAのプログラミング
6.2.3. ベースリビジョンの設定 x
6.2.3.1. 予約済みコア・パーティションの作成 6.2.3.2. ロジックロック領域の定義 6.2.3.3. ルート・パーティションのコンパイルとエクスポート
1. 概要
2. CvPの説明
3. CvPトポロジー
4. デザインの考慮事項
5. CvPドライバーおよびレジスター
6. インテル® Stratix® 10の初期化モードおよび更新モードのデザイン手順について
7. インテル® Stratix® 10プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイド・アーカイブ
8. インテル® Stratix® 10 プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイドの改訂履歴

6.1.5.3. CvPイメージのプログラミング

ペリフェラル・イメージ (.periph.jic) をASコンフィグレーション・デバイスにプログラムしてから、コアイメージ (.core.rbf) のダウンロードをPCIeリンクを使用して行ってください。アクティブシリアルx4（Fastモード）を使用して、 .periph.jic をロードします。ロード先は、CvP初期化が有効になっているユーザー選択の インテル® Stratix® 10デバイスです。

ペリフェラル・イメージのロード後、 インテル® Stratix® 10がトリガーされ、ASからリコンフィグレーションしてペリフェラル・イメージをロードします。リンクは、予想されるデータレートとリンク幅に達するはずです。PCIeリンクステータスを確認するためにRW Utilitiesを使用します。次の手順に従ってCvP機能のプログラムおよびテストを行います。

  1. インテル® Stratix® 10 FPGA開発キットをDUT PCのPCI Expressスロットに接続し、電源を入れます。開発キットに含まれているATX電源を使用することをお勧めします。
  2. インテル® Quartus® Prime ToolsメニューからProgrammerを選択します。
  3. Auto Detect をクリックして、 インテル® FPGA ダウンロード・ケーブルによって インテル® Stratix® 10 FPGAが認識されていることを確認します。
  4. 次の手順に従ってペリフェラル・イメージをプログラムします。
    1. Stratix 10デバイスを選択してから、File列のNoneを右クリックしてChange Fileを選択します。
    2. .periph.jic ファイルに移動し、Openをクリックします。
    3. Program/Configure列でそれぞれのデバイスを選択します。例えば、1SG280LU3S1とEPCQL1024です。
    4. Startをクリックしてペリフェラル・イメージをEPCQL1024フラッシュにプログラムします。
    図 12. ペリフェラル・イメージのプログラミング用指定オプションの図解
  5. .periic.jic のプログラム後、FPGAの電源を入れ直して、新しいペリフェラル・イメージをオンボードフラッシュからFPGAにロードできるようにします。DUT PCによる新しいイメージリンクの再列挙を強制するには、DUT PCおよび インテル® Stratix® 10 FPGA開発キットの電源を入れ直します。
  6. RWユーティリティーまたは他のシステム・ソフトウェア・ドライバーを使用してリンクステータスを確認します。予想リンク速度と幅も確認できます。
  7. 次の手順に従ってコアイメージをプログラムします。
    1. .core.rbf ファイルを作業ディレクトリーにコピーします。
    2. Linuxでコンソールを開きます。ディレクトリーを上記と同じ、ファイルのコピー先に変更します。
    3. コアイメージをプログラムするために、次のコマンドを入力します。 cp *.core.rbf /dev/altera_cvp
  8. コアイメージが インテル® Stratix® 10 FPGA開発キットで実行されていることが確認できます。もしくは、 dmesg を使用してカーネルメッセージを印刷し、CvPが正常に完了したことを確認します。
レベル 2 の表題