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4.2. クローズドシステム用CvPのデザイン
PCIe* リンクの両端を制御するクローズドシステム用にCvPをデザインする際には、CvP初期化モードのペリフェラル・コンフィグレーション時間、CvP更新モードのFPGAのフル・コンフィグレーション時間を推定します。推定コンフィグレーション時間は、 PCIe* ホストによって許容される時間内であることを確認してください。ドライバーでは、CvPステータスレジスターの USERMODE ビットをポーリングし、FPGAがユーザーモードに入るかどうかを判定できます。
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