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4.1.2.1. CvP初期化モードの場合
CvP初期化モードの PCIe* Hard IPに対する120 msのウェイクアップ時間要件を満たすためには、ペリフェラル・イメージを使用する必要があります。これは、ペリフェラル・イメージのコンフィグレーション時間がFPGAコンフィグレーション時間全体よりも大幅に短いためです。ペリフェラル・イメージのコンフィグレーションには、アクティブシリアルx4（高速モード）コンフィグレーション手法を使用してください。
正常なコンフィグレーションのために、PORで監視されるすべての電源供給では、動作範囲までの単調なランプアップが10 msのランプアップ時間内で行われなければなりません。PERST# 信号は、FPGA電源供給が指定電圧許容値内にあり、 REFCLK が安定していることを示します。1エンベデッド・ハード・リセット・コントローラーは、内部ステータス信号によってペリフェラル・イメージがロードされた後にトリガーされます。このリセットではPERST#はトリガーされません。CvP初期化モードに対して PCIe* リンクでは、FPGAコアイメージのコンフィグレーションおよび後続の PCIe* アプリケーションをユーザーモードでサポートしています。
注: Gen 2/Gen 3対応エンドポイントについては、コア・ビットストリーム (core.rbf) のロード後、リンクのトレーニングがGen 2/Gen 3の予想レートになっていることを確認することを、インテルではお勧めしています。リンクがGen 2/Gen 3で動作していない場合は、ソフトウェアによってエンドポイントの再トレーニングをトリガーすることができます。
図 6. CvP初期化モードでの PCIe* タイミングシーケンス
| タイミングシーケンス | タイミング範囲 (ms) | 詳細 |
|---|---|---|
| a | 2-6.5 | FPGAのPOR遅延時間 (AS Fastモード) |
| b | 80 | FPGAの電源投入からCvP初期化モードでのペリフェラル・コンフィグレーション終了までの最大時間（トランシーバーのキャリブレーション前） |
| c | 20 | PERST#デアサート前の最短キャリブレーション時間 |
| d | 60 | 最小トランシーバー・キャリブレーション・ウィンドウ |
| e | 80 | 一般的なトランシーバー・キャリブレーション・ウィンドウ |
| f | 100 | ホストからの最小アクティブ PERST# 信号 |
| g | 120 | FPGAの電源投入からCvP初期化モードでのペリフェラル・コンフィグレーション終了までの最大時間（トランシーバのキャリブレーションを含む） |
| h | 20 | PCIe* リンクがトレーニング状態に入る前のホストからのPERST# 信号の最大非アクティブ時間 |
| i | 100 | PCIe* デバイスが PERST# のデアサート後
注: L0に入らなければいけない最大時間。100 msのタイミング範囲は、 PCIe* Gen1/Gen2のみに適用されます。 PCIe* Gen 3では100 msのタイミング要件を満たす必要はありません。
|
| j | 10 | FPGA内のすべてのPOR監視電源供給がそれぞれの動作範囲に達するための最大立ち上がり時間要件 |
1 REFCLK は、電源供給が安定した後は安定して80 msでなければなりません。これは、145 msリンク・トレーニング完了時間を達成するためです。