インテル® Stratix® 10 CvP (プロトコル経由コンフィグレーション) 実装 ユーザーガイド

ダウンロード PDF
ID 683704
日付 11/29/2018
Public
ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvPの説明 3. CvPトポロジー 4. デザインの考慮事項 5. CvPドライバーおよびレジスター 6. インテル® Stratix® 10の初期化モードおよび更新モードのデザイン手順について 7. インテル® Stratix® 10プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイド・アーカイブ 8. インテル® Stratix® 10 プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイドの改訂履歴
1. 概要 x
1.1. CvP 使用の利点 1.2. CvPシステム 1.3. CvPモード
1.3. CvPモード x
1.3.1. CvPの制限および制約
1.3.1. CvPの制限および制約 x
1.3.1.1. CvPエラーの回復
2. CvPの説明 x
2.1. コンフィグレーション・イメージ 2.2. CvPモード 圧縮機能 2.4. ピンの説明
2.2. CvPモード x
2.2.1. CvP初期化モード 2.2.2. CvP更新モード
3. CvPトポロジー x
3.1. シングル・エンドポイント 3.2. 複数のエンドポイント
4. デザインの考慮事項 x
4.1. オープンシステム用CvPのデザイン 4.2. クローズドシステム用CvPのデザイン
4.1. オープンシステム用CvPのデザイン x
4.1.1. FPGA電源ランプ時間要件 4.1.2. PCIe* ウェイクアップ時間要件
4.1.2. PCIe* ウェイクアップ時間要件 x
4.1.2.1. CvP初期化モードの場合 4.1.2.2. CvP更新モード
5. CvPドライバーおよびレジスター x
5.1. CvPドライバーのサポート 5.2. CvPドライバーのフロー 5.3. CvP用VSECレジスター
5.3. CvP用VSECレジスター x
5.3.1. Vendor Specific Capability Headerレジスター 5.3.2. Vendor Specific Headerレジスター 5.3.3. Intel Markerレジスター 5.3.4. User Configurable Device/Board IDレジスター 5.3.5. CvP Statusレジスター 5.3.6. CvP Mode Controlレジスター 5.3.7. CvP Dataレジスター 5.3.8. CvP Programming Controlレジスター 5.3.9. CvP Creditレジスター
6. インテル® Stratix® 10の初期化モードおよび更新モードのデザイン手順について x
6.1. CvP初期化モードの実装 6.2. CvP更新モードの実装
6.1. CvP初期化モードの実装 x
6.1.1. PCI Express用 Avalon® -ST Intel Stratix 10 Hard IPの合成HDLファイルの作成 6.1.2. Device and Pin OptionsでのCvPパラメーターの設定 6.1.3. デザインのコンパイル 6.1.4. SOFファイルの変換 6.1.5. ハードウェアの立ち上げ
6.1.5. ハードウェアの立ち上げ x
6.1.5.1. オープンソースCvPドライバーのLinuxシステムへのインストール 6.1.5.2. インテル® Stratix® 10 FPGA開発キットのMSEL/DIPスイッチの変更 6.1.5.3. CvPイメージのプログラミング
6.2. CvP更新モードの実装 x
6.2.1. PCIe* Hard IPのインスタンス化 6.2.2. CvPパラメーターの設定 6.2.3. ベースリビジョンの設定 6.2.4. 更新リビジョンの設定とコンパイル 6.2.5. 更新版SOFファイルの変換 6.2.6. Base Revision SOFファイルを使用したFPGAのプログラミング
6.2.3. ベースリビジョンの設定 x
6.2.3.1. 予約済みコア・パーティションの作成 6.2.3.2. ロジックロック領域の定義 6.2.3.3. ルート・パーティションのコンパイルとエクスポート
1. 概要
2. CvPの説明
3. CvPトポロジー
4. デザインの考慮事項
5. CvPドライバーおよびレジスター
6. インテル® Stratix® 10の初期化モードおよび更新モードのデザイン手順について
7. インテル® Stratix® 10プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイド・アーカイブ
8. インテル® Stratix® 10 プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイドの改訂履歴

5.3.6. CvP Mode Controlレジスター

表 11.  CvP Mode Controlレジスター (バイトオフセット：0xBA0)
ビット レジスター名 リセット値 アクセス 詳細
[31:3] — 0x0000 RO 予約済み。
[2] — 0x0000 RW 予約済み。3
[1] PLD_DISABLE 1'b0 RW/RO PLDインターフェイスを有効/無効にします。これにより、ホストドライバーでは、USER MODEのデアサート前にPLDインターフェイスを切り替え、USER MODEのアサート後にPLDインターフェイスを元に戻すことができます。これは、USER MODE切り替え中のグリッチや競合状態を防ぐのに役立ちます。
  • 1：アプリケーション層インターフェイスを無効にします。
  • 0：アプリケーション層インターフェイスを有効にします。
この信号の値を変更するのは、10 us用のHIPとの間に他のTLPが存在しなかった場合のみです。10 us用HIPのTLPは、この値が変更された後には発行されません。CVP開始時には、CVP_MODEの設定をこのビットの設定後にしてください。CVP終了時には、CVP_MODEのクリアをこのビットのクリア前にしてください。これにより、CVP中にPLDスイッチングがないことが確実になります。このフィールドは、cvp_en=1の場合はRW、cvp_en=0の場合はROです。
[0] CVP_MODE 1'b0 RW PCI ExpressのHard IPがCVP_MODEか通常モードかを制御します。
  • 1：CVP_MODEはアクティブです。アクティブなSDMおよびすべてのTLPへの信号は、コンフィグレーション・スペースに配線されます。 このCVP_MODEは、CVP_EN = 0の場合は有効にすることはできません。
  • 0：IPコアは通常モードにあり、TLPはFPGAファブリックに配線されます。
3 インテル® では、書き込み動作用の予約ビットを0にセットすることをお勧めしています。読み出し動作の場合、 PCIe* IPコアでは常に0が出力として生成されます。
レベル 2 の表題