インテル® Stratix® 10 CvP (プロトコル経由コンフィグレーション) 実装 ユーザーガイド

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ID 683704
日付 11/29/2018
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvPの説明 3. CvPトポロジー 4. デザインの考慮事項 5. CvPドライバーおよびレジスター 6. インテル® Stratix® 10の初期化モードおよび更新モードのデザイン手順について 7. インテル® Stratix® 10プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイド・アーカイブ 8. インテル® Stratix® 10 プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイドの改訂履歴
1. 概要 x
1.1. CvP 使用の利点 1.2. CvPシステム 1.3. CvPモード
1.3. CvPモード x
1.3.1. CvPの制限および制約
1.3.1. CvPの制限および制約 x
1.3.1.1. CvPエラーの回復
2. CvPの説明 x
2.1. コンフィグレーション・イメージ 2.2. CvPモード 圧縮機能 2.4. ピンの説明
2.2. CvPモード x
2.2.1. CvP初期化モード 2.2.2. CvP更新モード
3. CvPトポロジー x
3.1. シングル・エンドポイント 3.2. 複数のエンドポイント
4. デザインの考慮事項 x
4.1. オープンシステム用CvPのデザイン 4.2. クローズドシステム用CvPのデザイン
4.1. オープンシステム用CvPのデザイン x
4.1.1. FPGA電源ランプ時間要件 4.1.2. PCIe* ウェイクアップ時間要件
4.1.2. PCIe* ウェイクアップ時間要件 x
4.1.2.1. CvP初期化モードの場合 4.1.2.2. CvP更新モード
5. CvPドライバーおよびレジスター x
5.1. CvPドライバーのサポート 5.2. CvPドライバーのフロー 5.3. CvP用VSECレジスター
5.3. CvP用VSECレジスター x
5.3.1. Vendor Specific Capability Headerレジスター 5.3.2. Vendor Specific Headerレジスター 5.3.3. Intel Markerレジスター 5.3.4. User Configurable Device/Board IDレジスター 5.3.5. CvP Statusレジスター 5.3.6. CvP Mode Controlレジスター 5.3.7. CvP Dataレジスター 5.3.8. CvP Programming Controlレジスター 5.3.9. CvP Creditレジスター
6. インテル® Stratix® 10の初期化モードおよび更新モードのデザイン手順について x
6.1. CvP初期化モードの実装 6.2. CvP更新モードの実装
6.1. CvP初期化モードの実装 x
6.1.1. PCI Express用 Avalon® -ST Intel Stratix 10 Hard IPの合成HDLファイルの作成 6.1.2. Device and Pin OptionsでのCvPパラメーターの設定 6.1.3. デザインのコンパイル 6.1.4. SOFファイルの変換 6.1.5. ハードウェアの立ち上げ
6.1.5. ハードウェアの立ち上げ x
6.1.5.1. オープンソースCvPドライバーのLinuxシステムへのインストール 6.1.5.2. インテル® Stratix® 10 FPGA開発キットのMSEL/DIPスイッチの変更 6.1.5.3. CvPイメージのプログラミング
6.2. CvP更新モードの実装 x
6.2.1. PCIe* Hard IPのインスタンス化 6.2.2. CvPパラメーターの設定 6.2.3. ベースリビジョンの設定 6.2.4. 更新リビジョンの設定とコンパイル 6.2.5. 更新版SOFファイルの変換 6.2.6. Base Revision SOFファイルを使用したFPGAのプログラミング
6.2.3. ベースリビジョンの設定 x
6.2.3.1. 予約済みコア・パーティションの作成 6.2.3.2. ロジックロック領域の定義 6.2.3.3. ルート・パーティションのコンパイルとエクスポート
1. 概要
2. CvPの説明
3. CvPトポロジー
4. デザインの考慮事項
5. CvPドライバーおよびレジスター
6. インテル® Stratix® 10の初期化モードおよび更新モードのデザイン手順について
7. インテル® Stratix® 10プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイド・アーカイブ
8. インテル® Stratix® 10 プロトコル経由コンフィグレーション (CvP) 実装 ユーザーガイドの改訂履歴

2.4. ピンの説明

次の表にCvPピンの説明と接続ガイドラインを示します。
表 3.  CvPピンの説明と接続ガイドライン
ピン名 ピンタイプ ピンの説明 ピン接続
CvP_CONFDONE 出力 CvP_CONFDONE ピンは、コンフィグレーション中にLowで駆動されます。 PCIe* が完了すると、この信号は積極的にHighに駆動されます。

CvP初期化および更新モードでのFPGAコンフィグレーション中、 CONF_DONE がHighになった後にこのピンを観察して、FPGAが正常にコンフィグレーションされたか判別できます。

このピンが専用出力として設定されている場合、 VCCIO_SDM 電源装置では受信側の入力電圧仕様を満たしている必要があります。

SDM_IO0、SDM_IO10、SDM_IO11、SDM_IO12、SDM_IO13、SDM_IO14、SDM_IO15またはSDM_IO16を CvP_CONFDONE として インテル® Quartus® Primeプロ・エディション開発ソフトウェアで割り当てます。

INIT_DONE 出力 INIT_DONE ピンがHighになり、デバイスがコンフィグレーション完了時にユーザーモードに入ったことを示します。 インテルでは、 SDM_IO0 ピンを使用して、 INIT_DONE 機能を実装することをお勧めします。条件は、 インテル® Quartus® Primeプロ・エディション開発ソフトウェアでこの機能が有効になっていることです。このピンの弱いプルダウンは、電源投入中の適切な機能のためです。

INIT_DONE 機能の実装には、他の未使用のSDM I/Oピン (弱いプルダウン) を使用することもできます。

CONF_DONE 出力

通常のコンフィグレーション・モードでは、CONF_DONE ピンはコンフィグレーションの前後にLowで駆動されます。すべてのコンフィグレーション・データがエラーなしで受信され、初期化サイクルが開始すると、 CONF_DONE はHighに駆動されます。

In CvP初期化モードでは、CONF_DONE はペリフェラルのコンフィグレーション後にHighになります。

インテルでは、 SDM_IO16 ピンを使用して、 CONF_DONE 機能を実装することをお勧めします。条件は、 インテル® Quartus® Primeプロ・エディション開発ソフトウェアでこの機能が有効になっていることです。

nPERST[L,R][0:2] 入力 nPERSTピンが使用可能なのは、 PCI Express* ハードIPを使用している場合のみです。

左または右側の PCIe* ハードIPが有効になっている場合、該当する側のnPERSTピンは汎用I/O (GPIO) としては使用できません。この場合、nPERSTピンをシステム PCIe* nPERST信号に接続し、リンクの両端でリンク・トレーニングが同時に開始するようにします。

一方の側のnPERSTピンがGPIOとして使用できるのは、その側の PCIe* ハードIPが有効になっていない場合にのみです。

このピンがLowの場合、トランシーバーはリセット状態です。このピンがHighの場合、トランシーバーはリセット状態にはなりません。

このピンを基本リセットとして使用しない場合は、ユーザーのI/Oピンとして使用できます。

 このピンの接続を インテル® Quartus® Primeプロ・エディション開発ソフトウェアの定義通りに行います。詳細については、 インテル® Stratix® 10 Avalon® -MM/ST Interface for PCIe* Solutions User Guideを参照してください。

このピンの電力は、 VCCIO3V によって供給されます。

3.0V電源を VCCIO3V に接続する場合は、ダイオードを使用して 3.3V LVTTL PCIe* 入力信号をデバイスのVCCIO3V 電源にクランプしてください。

VCCIO3Vが3.0V以外の電圧に接続されている場合は、レベル・トランスレーターを使用して、電圧を3.3V LVTTL からシフトダウンし、 VCCIO3V ピンに給電している対応電圧レベルにする必要があります。

nPERST ピンは、 PCIe* ハードIP1つにつき1つだけが使用されます。 インテル® Stratix® 10デバイス・コンポーネントでは、特定のコンポーネントには1つまたは2つの PCIe* ハードIPしか含まれていない場合でも、6つのピンがすべてリストされていることがあります。
  • nPERSTL0 = 左下の PCIe* ハードIPおよびCvP
  • nPERSTL1 = 真ん中左の PCIe* ハードIP（使用可能な場合）
  • nPERSTL2 = 左上の PCIe* ハードIP（使用可能な場合）
  • nPERSTR0 = 右下の PCIe* ハードIP（使用可能な場合）
  • nPERSTR1 = 真ん中右の PCIe* ハードIP （使用可能な場合）
  • nPERSTR2 = 右上の PCIe* ハードIP（使用可能な場合）
注: 最大限の互換性のために、常に左下の PCIe* ハードIPを最初に使用して下さい。この場所でのみ PCIe* リンクを使用したプロトコル経由コンフィグレーション (CvP) がサポートされています。
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