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1.2. CvPシステム
CvPシステムの一般的な構成は、FPGA、 PCIe* ホストとコンフィグレーション・デバイスです。
図 1. CvPブロック図
- FPGAでは、コンフィグレーション・デバイスへの接続に、アクティブシリアルx4(高速モード)コンフィグレーション手法を使用します。
- CvPおよび他のアプリケーションでは、 PCIe* Hard IPブロック(左下)を使用します。
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インテル® Stratix® 10 FPGAの多くには、 PCI Express* 用のHard IPブロックが複数含まれています。CvPコンフィグレーション手法では、 PCIe* 各デバイスのHard IPブロック(左下)だけが使用可能です。これをエンドポイントとして設定する必要があります。
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- 他の PCIe* Hard IPブロックは PCIe* アプリケーションには使用できますが、CvPに使用することはできません。
注: コンフィグレーションの失敗を回避するため、フリーランニングおよび安定したリファレンス・クロック・ソースをIPコアに提供してから、 PCIe* コンフィグレーションを開始する必要があります。