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2.1. インテルFPGA IPコアの紹介
2.2. Intel® FPGA IPコアのインストールとライセンス取得
2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション)
2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション)
2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター)
2.6. インテルFPGA IPコアのシミュレーション
2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成
2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定
2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
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6.5. Avalon® Memory-Mappedインターフェイスのプログラミング信号
信号 | 入力/出力 | 幅 | 説明 |
---|---|---|---|
csr_address[] | 入力 | 10/2 | このバスを使用して、読み出しまたは書き込みを行うレジスターアドレスを指定します。 Use Legacy Ethernet 10G MAC Avalon memory-mapped interfaceのオプションをイネーブルすると、幅は13ビットになります。 |
csr_read | 入力 | 1 | この信号をアサートして、読み出しを要求します。 |
csr_readdata[] | 出力 | 32 | 指定されたレジスターから読み出されたデータ。データは、csr_waitrequest 信号がデアサートされた場合に有効です。 |
csr_write | 入力 | 1 | この信号をアサートして、書き込みを要求します。 |
csr_writedata[] | 入力 | 32 | 指定されたレジスターに書き込まれるデータ。csr_waitrequest 信号がデアサートされると、データが書き込まれます。 |
csr_waitrequest | 出力 | 1 | アサートされると、この信号は、MAC PHYコアがビジー状態であり、いかなる読み出しまたは書き込み要求も受け入れる準備ができていないことを示します。
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